(VDD = 5V ±5%, T
參數(shù)資料
型號: DS2151QB+
廠商: Maxim Integrated Products
文件頁數(shù): 54/60頁
文件大?。?/td> 0K
描述: IC TXRX T1 1-CHIP 5V LP 44-PLCC
產(chǎn)品培訓(xùn)模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝: 26
功能: 單芯片收發(fā)器
接口: T1
電路數(shù): 1
電源電壓: 4.75 V ~ 5.25 V
電流 - 電源: 65mA
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 44-LCC(J 形引線)
供應(yīng)商設(shè)備封裝: 44-PLCC(16.59x16.59)
包裝: 管件
包括: 警報(bào)檢測器和發(fā)生器,CSU 回路代碼發(fā)生器和檢測器,DSX-1和CSU 線路補(bǔ)償發(fā)生器
產(chǎn)品目錄頁面: 1429 (CN2011-ZH PDF)
DS2151Q
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Table 16-3. AC Characteristics—Transmit Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2151Q, TA = -40°C to +85°C for DS2151QN.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
TCLK Period
tP
648
ns
tCH
75
ns
TCLK Pulse Width
tCL
75
ns
TSER and TLINK Set up to
TCLK Falling
tSU
25
ns
1
TSER and TLINK Hold from
TCLK Falling
tHD
25
ns
1
TSYNC Set up to TCLK
Falling
tSU
25
tCH -5
TSYNC Pulse Width
tPW
50
TCLK Rise/Fall Times
tR, tF
25
ns
Delay TCLK to TCHCLK
tD1
10
60
ns
Delay TCLK to TCHBLK
tD2
10
70
ns
Delay TCLK to TSYNC
tD3
10
60
ns
Delay TCLK to TLCLK
tD4
10
60
ns
NOTES:
1) If the transmit side elastic store is enabled, then TSER is sampled on the falling edge of SYSCLK and
the parameters tSU and tHD still apply.
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