(VDD = 5V ±5%, T
參數(shù)資料
型號： DS2151QB+
廠商： Maxim Integrated Products
文件頁數(shù)： 52/60頁
文件大?。?/td> 0K
描述： IC TXRX T1 1-CHIP 5V LP 44-PLCC
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 26
功能： 單芯片收發(fā)器
接口： T1
電路數(shù)： 1
電源電壓： 4.75 V ~ 5.25 V
電流 - 電源： 65mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 44-PLCC（16.59x16.59）
包裝： 管件
包括： 警報檢測器和發(fā)生器，CSU 回路代碼發(fā)生器和檢測器，DSX-1和CSU 線路補(bǔ)償發(fā)生器
產(chǎn)品目錄頁面： 1429 (CN2011-ZH PDF)
DS2151Q
56 of 60
Table 16-2. AC Characteristics—Receive Side
(VDD = 5V ±5%, TA = 0°C to +70°C for DS2151Q, TA = -40°C to +85°C for DS2151QN.)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
ACLKI/RCLK Period
tCP
648
ns
tCH
230
324
ns
RCLK Pulse Width
tCL
230
324
ns
1
tCH
115
ns
RCLK Pulse Width
tCL
115
ns
2
tSP
648
ns
3
SYSCLK Period
tSP
488
ns
4
tSH
75
ns
SYSCLK Pulse Width
tSL
75
RSYNC Setup to SYSCLK
Falling
tSU
25
tSH -5
ns
RSYNC Pulse Width
tPW
50
ns
SYSCLK Rise/Fall Times
tR, tF
25
ns
Delay RCLK or SYSCLK to
RSER Valid
tDD
10
80
ns
Delay RCLK or SYSCLK to
RCHCLK
tD1
10
90
ns
Delay RCLK or SYSCLK to
RCHBLK
tD2
10
90
ns
Delay RCLK or SYSCLK to
RSYNC
tD3
10
80
ns
Delay RCLK to RLCLK
tD4
10
80
ns
Delay RCLK to RLINK Valid
tD5
10
110
ns
NOTES:
1) Jitter attenuator enabled in the receive side path.
2) Jitter attenuator disabled or enabled in the transmit path.
3) SYSCLK = 1.544MHz.
4) SYSCLK = 2.048MHz.
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PDF描述
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DS2151QB+T&R 制造商:Maxim Integrated Products 功能描述:FRAMER DS1/E1/ISDN-PRI/T1 5V 44PLCC - Tape and Reel
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