參數(shù)資料
型號(hào)： CY8C22213-24SIT
廠(chǎng)商： CYPRESS SEMICONDUCTOR CORP
元件分類(lèi)： 外設(shè)及接口
英文描述： PSoC Mixed Signal Array
中文描述： MULTIFUNCTION PERIPHERAL, PDSO20
封裝： 0.300 INCH, MO-119, SOIC-20
文件頁(yè)數(shù)： 284/304頁(yè)
文件大小： 2956K
代理商： CY8C22213-24SIT
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29. System Resets
CY8C22xxx Preliminary Data Sheet
284
Document No. 38-12009 Rev. *D
December 22, 2003
Figure 29-2. Key Signals During WDR and IRES
29.2.4
Reset Details
Timing and functionality details are summarized in
Table 29-
2
.
Figure 29-1
shows some of the relevant signals for IPOR,
PPOR, and XRES.
CLK32
Reset
Sleep Timer
IMO PD
IMO (not to scale)
CPU Reset
0
1
2
N=2048
IRES
: Reset 1 cycle; then 2048 additional cycles low power hold-off,
then 1 cycle with IMO on before CPU reset released.
WDR
: Reset 1 cycle; then one additional cycle before CPU reset released.
IMO PD
IMO (not to scale)
CPU Reset
(Stays low)
Reset
Sleep Timer
0
1
2
CLK32
Table 29-2. Details of Functionality for Various Resets
Item
IPOR (part of POR)
While POR=1
PPOR (part of POR)
While PPOR=1, plus
30-60 us (1-2 clocks)
Yes
XRES
WDR
Reset Length
While XRES=1
30 us (1 clock)
Low Power (IMO off) during
reset
Low Power Wait
following Reset
CLK32K Cycles from end of
Reset to CPU reset de-
asserts**
Register Reset
(see next line for CPU_SCR,
CPU_SCR1)
Reset status bits in
CPU_SCR, CPU_SCR1
Yes
Yes
No
No
No
No
No
512*
1
8*
1
All
All, except PPOR does not
reset Bandgap Trim Register
All
All
Set PORS
Clear WDRS
Clear IRAMDIS
On
Set PORS
Set PORS
Clear WDRS
Clear IRAMDIS
On
Set WDRS
Bandgap Power
* This count can be up to one CLK32K cycle less, depending on relative timing between the reset and the CLK32K clock.
** CPU reset is released after synchronization with CPU Clock.
***
Note
If IPOR and PPOR occur together on a power up, key acquire will occur due to the IPOR.
On
On
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