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參數(shù)資料
| 型號： | CY8C22113 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | PSoC Mixed Signal Array |
| 中文描述： | PSoC混合信號陣列 |
| 文件頁數(shù)： | 197/304頁 |
| 文件大?。?/td> | 2956K |
| 代理商： | CY8C22113 |
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December 22, 2003
Document No. 38-12009 Rev. *D
197
CY8C22xxx Preliminary Data Sheet
17. Digital Blocks
17.1.12
Asynchronous Transmitter
Function
In the Transmitter function, DR0 functions as a shift register,
with no input and with the TXD serial data stream output to
the primary output F1. DR1 is a TX buffer register and DR2
is unused in this configuration.
Unlike SPI, which has no output latency, the TXD output has
one cycle of latency. This is because a multiplexer at the
output must select which bits to shift out: the shift register
data, framing bits, parity, or mark bits. The output of this mul-
tiplexer is registered to unglitch it. When the block is first
enabled or when it is idle, a mark bit (logic '1') is output.
The clock generator is a free running divide by eight circuit.
Although dividing the clock is not necessary for the Trans-
mitter function, the Receiver function does require a divide
by eight for input sampling. It is also done in the Transmitter
function, to allow the TX and RX functions to run off the
same baud rate generator.
There are two formats supported: A 10-bit frame size includ-
ing one start bit, eight data bits, and one stop bit or an 11-bit
frame size including one start bit, eight data bits, one parity
bit, and one stop bit.
The parity generator can be configured to output either even
or odd parity on the eight data bits.
A write to the TX Buffer register (DR1) initiates a transmis-
sion and an additional byte can be buffered in this register,
while transmission is in progress.
An additional feature of the Transmitter function is that a
clock, generated with setup and hold time for the data bits
only, is output to the auxiliary output. This allows connection
to a CRC generator or other digital blocks.
The Transmitter function may not be chained.
17.1.12.1
Block Interrupt
The Transmit block has a selection of two interrupt sources.
Interrupt on TX Reg Empty (default) or interrupt on TX Com-
plete. Mode bit 1 in the Function register controls the selec-
tion.
If TX Complete is selected as the block interrupt, the Control
register must still be read in the interrupt routine so that this
status bit is cleared; otherwise, no subsequent interrupts are
generated.
17.1.13
Asynchronous Receiver Function
In the Receiver function, DR0 functions as the serial data
shift register with RXD input from the DATA input selection.
DR2 is an RX buffer register and DR1 is unused in this con-
figuration.
The clock generator and START detection are integrated.
The clock generator is a divide by eight which, when the
system is idle, is held in reset. When a START bit (logic '0')
is detected on the RXD input, the reset is negated and a bit
rate clock is generated, subsequently sampling the RXD
input at the center of the bit time. Every succeeding START
bit resynchronizes the clock generator to the incoming bit
rate.
There are two formats supported: A 10-bit frame size includ-
ing one start bit, eight data bits, and one stop bit. or an 11-bit
frame size including one start bit, eight data bits, one parity
bit, and one stop bit.
The received data is an input to the parity generator. It is to
be compared with a received parity bit, if this feature is
enabled. The parity generator can be configured to output
either even or odd parity on the eight data bits.
After eight bits of data are received, the byte is transferred
from the DR0 shifter to the DR2 RX Buffer register.
An additional feature of the Receiver function is that input
data (RXD) and the synchronized clock are passed to the
primary output and auxiliary output, respectively. This allows
connection to a CRC generator or other digital block.
17.1.13.1
Block Interrupt
The Receiver has one fixed interrupt source, which is the
RX Reg Full status.
The RX Buffer register must always be read in the RX inter-
rupt routine, regardless of error status, etc., so that RX Reg
Full status bit is cleared; otherwise, no subsequent inter-
rupts are generated.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| CY8C22113-24SI | 功能描述:IC MCU 2K FLASH 256B 8-SOIC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:PSOC®1 CY8C22xxx 標準包裝:60 系列:BlueStreak ; LH7 核心處理器:ARM7 芯體尺寸:32-位 速度:84MHz 連通性:EBI/EMI，SPI，SSI，SSP，UART/USART 外圍設(shè)備:欠壓檢測/復(fù)位，DMA，LCD，POR，PWM，WDT 輸入/輸出數(shù):76 程序存儲器容量:- 程序存儲器類型:ROMless EEPROM 大小:- RAM 容量:32K x 8 電壓 - 電源 (Vcc/Vdd):1.7 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤 |
| CY8C22113-24SIT | 功能描述:IC MCU 2K FLASH 256B 8-SOIC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:PSOC®1 CY8C22xxx 標準包裝:60 系列:BlueStreak ; LH7 核心處理器:ARM7 芯體尺寸:32-位 速度:84MHz 連通性:EBI/EMI，SPI，SSI，SSP，UART/USART 外圍設(shè)備:欠壓檢測/復(fù)位，DMA，LCD，POR，PWM，WDT 輸入/輸出數(shù):76 程序存儲器容量:- 程序存儲器類型:ROMless EEPROM 大小:- RAM 容量:32K x 8 電壓 - 電源 (Vcc/Vdd):1.7 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤 |
| CY8C22213 | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:PSoC⑩ Mixed Signal Array |
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