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參數(shù)資料
| 型號： | CY7C43623 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 256 x36 Unidirectional Synchronous FIFO w/ Bus Matching(256 x36 單向同步先進(jìn)先出帶總線匹配) |
| 中文描述： | 256 x36單向同步FIFO瓦特/總線匹配（256 x36單向同步先進(jìn)先出帶總線匹配） |
| 文件頁數(shù)： | 16/28頁 |
| 文件大?。?/td> | 422K |
| 代理商： | CY7C43623 |
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CY7C43623
CY7C43633/CY7C43643
CY7C43663
/
CY7C43683
16
PRELIMINARY
Notes:
25. t
is the minimum time between a rising CLKB edge and a rising CLKA edge for FF to transition HIGH in the next CLKA cycle. If the time between the
rising CLKB edge and rising CLKA edge is less than t
SKEW1
, then the transition of FF HIGH may occur one CLKA cycle later than shown.
Switching Waveforms
(continued)
t
CLKH
t
CLKL
t
ENS
t
ENH
t
A
LOW
HIGH
HIGH
FIFO Full
LOW
HIGH
t
ENS
t
ENH
t
WFF
t
WFF
t
CLKH
t
CLKL
t
CLK
t
CLK
t
SKEW1[25]
t
DH
t
DS
t
ENH
t
ENS
Previous Word in FIFO Output Register
Next Word From FIFO
CLKB
CSB
W/RB
MBB
ENB
EF/OR
B
0
–
35
CLKA
FF/IR
CSA
W/RA
MBA
ENA
A
0
35
FF Flag Timing and First Available Write when FIFO is Full (CY Standard Mode)
[23]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C43643 | 1K x36 Unidirectional Synchronous FIFO w/ Bus Matching(1K x36 單向同步先進(jìn)先出帶總線匹配) |
| CY7C43663 | 4K x36 Unidirectional Synchronous FIFO w/ Bus Matching(4K x36 單向同步先進(jìn)先出帶總線匹配) |
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| CY7C43624 | 256 x36 x2 Bidirectional Synchronous FIFO w/ Bus Matching(256 x36 x2 雙向同步先進(jìn)先出帶總線匹配) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| CY7C43643AV-10AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 1K x 36 128-Pin TQFP |
| CY7C43643AV-15AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 1K x 36 128-Pin TQFP |
| CY7C43643AV-7AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 1K x 36 128-Pin TQFP |
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