參數(shù)資料
型號(hào)： CY7C1372C
廠商： Cypress Semiconductor Corp.
英文描述： 512K x 36/1M x 18 Pipelined SRAM with NoBL Architecture
中文描述： 為512k × 36/1M × 18流水線的SRAM架構(gòu)的總線延遲
文件頁(yè)數(shù)： 12/27頁(yè)
文件大?。?/td> 704K
代理商： CY7C1372C
CY7C1370C
CY7C1372C
Document #: 38-05233 Rev. *D
Page 12 of 27
Note:
9. The 0/1 next to each state represents the value at TMS at the rising edge of TCK.
TAP Controller State Diagram
[9]
TEST-LOGIC
RESET
TEST-LOGIC/
IDLE
SELECT
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
SELECT
IR-SCAN
CAPTURE-DR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
1
1
0
1
0
1
0
0
0
1
1
1
0
1
0
1
0
0
0
1
0
1
1
0
1
0
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PDF描述
CY7C1372C-167AC 512K x 36/1M x 18 Pipelined SRAM with NoBL Architecture
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參數(shù)描述
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