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參數(shù)資料
| 型號(hào)： | CY7C1354CV25-167BZXC |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
| 中文描述： | 9兆位（256 × 36/512K × 18）流水線的SRAM的總線延遲，TM架構(gòu) |
| 文件頁(yè)數(shù)： | 18/25頁(yè) |
| 文件大?。?/td> | 353K |
| 代理商： | CY7C1354CV25-167BZXC |
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PRELIMINARY
CY7C1354CV25
CY7C1356CV25
Document #: 38-05537 Rev. *B
Page 18 of 25
Switching Waveforms
Read/Write Timing
[23,24,25]
Hold Times
t
AH
t
DH
t
CENH
t
WEH
t
ALH
t
CEH
Address Hold after CLK Rise
Data Input Hold after CLK Rise
0.4
0.4
0.4
0.4
0.4
0.4
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
ns
ns
ns
ns
ns
ns
CEN Hold after CLK Rise
WE, BW
x
Hold after CLK Rise
ADV/LD Hold after CLK Rise
Chip Select Hold after CLK Rise
Switching Characteristics
Over the Operating Range (continued)
[18, 19]
Parameter
Description
-225
-200
-167
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
23.For this waveform ZZ is tied low.
24.When CE is LOW, CE
is LOW, CE
is HIGH and CE
is LOW. When CE is HIGH,CE
is HIGH or CE
is LOW or CE
is HIGH.
25.Order of the Burst sequence is determined by the status of the MODE (0=Linear, 1=Interleaved).Burst operations are optional.
WRITE
D(A1)
1
2
3
4
5
6
7
8
9
CLK
tCYC
t
CL
t
CH
10
CE
t
CEH
t
CES
WE
CEN
t
CENH
t
CENS
BW
X
ADV/LD
t
AH
t
AS
ADDRESS
A1
A2
A3
A4
A5
A6
A7
t
DH
t
DS
Data
n-Out (DQ)
t
CLZ
D(A1)
D(A2)
D(A5)
Q(A4)
Q(A3)
D(A2+1)
t
DOH
t
CHZ
t
CO
WRITE
D(A2)
BURST
WRITE
D(A2+1)
READ
Q(A3)
READ
Q(A4)
BURST
READ
Q(A4+1)
WRITE
D(A5)
READ
Q(A6)
WRITE
D(A7)
DESELECT
OE
t
OEV
t
OELZ
t
OEHZ
t
DOH
DON’T CARE
UNDEFINED
Q(A6)
Q(A4+1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1354CV25-167BZXI | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
| CY7C1354CV25-225AXC | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
| CY7C1354CV25-225AXI | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
| CY7C1354CV25-225BGC | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
| CY7C1354CV25-225BGI | 9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY7C1354CV25-200AXC | 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 256Kx36 2.5V NoBL Sync PL 靜態(tài)隨機(jī)存取存儲(chǔ)器 COM RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問(wèn)時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| CY7C1354CV25-200AXCT | 功能描述:IC SRAM 9MBIT 200MHZ 100LQFP RoHS:是 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:NoBL™ 標(biāo)準(zhǔn)包裝:1,000 系列:- 格式 - 存儲(chǔ)器:RAM 存儲(chǔ)器類型:移動(dòng) SDRAM 存儲(chǔ)容量:256M（8Mx32） 速度:133MHz 接口:并聯(lián) 電源電壓:1.7 V ~ 1.95 V 工作溫度:-40°C ~ 85°C 封裝/外殼:90-VFBGA 供應(yīng)商設(shè)備封裝:90-VFBGA（8x13） 包裝:帶卷 (TR) 其它名稱:557-1327-2 |
| CY7C1354CV25-200BZC | 制造商:Cypress Semiconductor 功能描述:CY7C1354CV25 9 Mb (256 K x 36) 200 MHz 2.5 V Pipelined SRAM - BGA-165 制造商:Cypress Semiconductor 功能描述:CY7C1354CV25 9 Mb (256 K x 36) 200 MHz 2.5 V Pipelined SRAM - FBGA-165 |
| CY7C1354CV25-200CKJ | 制造商:Cypress Semiconductor 功能描述: |
| CY7C1354D-200BZC | 制造商:Cypress Semiconductor 功能描述:SYNC SRAMS - Trays 制造商:Cypress Semiconductor 功能描述:IC SRAM 9MBIT 200MHZ 165FBGA |
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