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參數(shù)資料
| 型號： | CY7C1245V18-300BZI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| 中文描述： | 1M X 36 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1.40 MM HEIGHT, MO-216, FBGA-165 |
| 文件頁數(shù)： | 3/28頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | CY7C1245V18-300BZI |
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CY7C1241V18
CY7C1256V18
CY7C1243V18
CY7C1245V18
Document Number: 001-06365 Rev. *C
Page 3 of 28
Logic Block Diagram (CY7C1243V18)
Logic Block Diagram (CY7C1245V18)
5
CLK
Gen.
A
(18:0)
K
K
Control
Logic
Address
Register
D
[17:0]
R
Read Data Reg.
RPS
WPS
BWS
[1:0]
Q
[17:0]
Control
Logic
Address
Register
Reg.
Reg.
Reg.
36
19
18
72
18
V
REF
W
Write
Reg
36
A
(18:0)
19
5
5
5
Write
Reg
Write
Reg
Write
Reg
18
CQ
CQ
DOFF
QVLD
2
CLK
Gen.
A
(17:0)
K
K
Control
Logic
Address
Register
D
[35:0]
R
Read Data Reg.
RPS
WPS
BWS
[3:0]
Q
[35:0]
Control
Logic
Address
Register
Reg.
Reg.
Reg.
72
18
36
144
36
V
REF
W
Write
Reg
72
A
(17:0)
18
2
2
2
Write
Reg
Write
Reg
Write
Reg
36
CQ
CQ
DOFF
QVLD
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1245V18-300BZXC | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| CY7C1245V18-300BZXI | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| CY7C1256V18 | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| CY7C1256V18-300BZC | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
| CY7C1256V18-300BZI | 36-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.0 Cycle Read Latency) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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