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參數(shù)資料
| 型號(hào)： | CY7C1165V18 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 18-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.5 Cycle Read Latency) |
| 中文描述： | 18兆位的國(guó)防評(píng)估報(bào)告⑩- II SRAM的4字突發(fā)架構(gòu)（2.5周期讀寫(xiě)延遲） |
| 文件頁(yè)數(shù)： | 25/29頁(yè) |
| 文件大?。?/td> | 956K |
| 代理商： | CY7C1165V18 |
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CY7C1161V18
CY7C1176V18
CY7C1163V18
CY7C1165V18
Document Number: 001-06582 Rev. *C
Page 25 of 29
Switching Waveforms
Read/Write/Deselect Sequence
Figure 6. Waveform for 2.5 Cycle Read Latency
[30, 31, 32]
tKH
tKL
tCYC
tKHKH
t
t
t
tSA
HA
SC
HC
tHD
tSC
tHC
A0
A1
A2
A3
t
t
SD
HD
tSD
D11
D10
D12
D13
D30
D31
D32
D33
t
QVLD
D
A
WPS
RPS
K
K
NOP
6
READ
2
NOP
1
WRITE
3
READ
4
WRITE
5
7
8
CQ
CQ
Q
tCQOH
CCQO
t
CLZ
t
t
CO
tDOH
tCQDOH
CQD
t
tCHZ
tCQOH
CCQO
t
tQVLD
QVLD
DON’T CARE
UNDEFINED
(Read Latency = 2.5 Cycles)
Q00
Q01
Q20
Q02
Q21
Q03
Q22
Q23
tCQH
t
CQHCQH
Notes
30.Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e., A0+1.
31.Outputs are disabled (High Z) one clock cycle after a NOP.
32.In this example, if address A2 = A1, then data Q20 = D10 and Q21 = D11. Write data is forwarded immediately as read results. This note applies to the whole diagram.
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| CY7C11681KV18-400BZXC | 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 1Mb x 18 400 MHz Sync 靜態(tài)隨機(jī)存取存儲(chǔ)器 RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問(wèn)時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
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