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參數(shù)資料
| 型號： | CY39200Z388-167MGC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, 8.5 ns, PBGA388 |
| 封裝： | BGA-388 |
| 文件頁數(shù)： | 27/57頁 |
| 文件大?。?/td> | 1166K |
| 代理商： | CY39200Z388-167MGC |
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PRELIMINARY
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. **
Page 33 of 57
Switching Waveforms (continued)
Channel Memory DP Asynchronous Timing
WRITE
tCHMPWE
tCHMSA
tCHMHA
tCHMAA
tCHMHD
ADDRESS
DATA
OUTPUT
tCHMAA
Delta39K-14
An-1
An
An+1
An+2
Dn
Dn-1
Dn
Dn+1
tCHMSD
ENABLE
INPUT
Channel Memory Internal Clocking
CLOCK
INPUT CLOCK
OUTPUT CLOCK
tCHMMACS1
tMACCHMS2
tCHMMACS2
tMACCHMS1
Delta39K-15
MACROCELL INPUT
CHANNEL MEMORY
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY39200Z484-167BBC | LOADABLE PLD, 8.5 ns, PBGA484 |
| CY39200Z676-167MBC | LOADABLE PLD, 8.5 ns, PBGA676 |
| CY39100V388B-125MGXC | LOADABLE PLD, 10 ns, PBGA388 |
| CY39100V388B-83MGXC | LOADABLE PLD, 15 ns, PBGA388 |
| CY39200V208-125NTXC | LOADABLE PLD, 10 ns, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY39200Z388-233MGC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z388-233MGI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z484-125BBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z484-125BBI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY39200Z676-125BBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
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