參數(shù)資料
型號(hào)： CY284108ZXCT
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 9/16頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK SERV CK410B 56TSSOP
標(biāo)準(zhǔn)包裝： 2,000
類型： 時(shí)鐘/頻率發(fā)生器
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 晶體
輸出： HCSL，LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:19
差分 - 輸入:輸出： 無/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 56-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 56-TSSOP
包裝： 帶卷 (TR)
CY284108
........................ Document #: 38-07713 Rev. *B Page 2 of 16
Pin Description
Name
Pin Number
Type
Description
X1
52
I
14.18 MHz crystal input
X2
51
O, SE
14.18 MHz crystal output
REF[1:0]
55, 54
O, SE
14.18 MHz reference clock
PCI[3:0]
6,5,4,3
O, SE
33 MHz clocks
PCIF[2:0]
11,10,9
O,SE
33 MHz free running clock. Is not disabled via Software PCI_STOP.
USB_48
13
O, SE
Fixed 48 MHz USB clock output
CPU[T/C][3:0]
37,36;40,39;
43,42;46,45
O, DIF
Differential CPU clock outputs
SRC[T/C][4:0]
26,27;24,23;
21,22;19,18;
16,17
O, DIF
Differential serial reference clocks. SRC[T/C]4 is recommended for SATA.
FS_A
48
I
3.3V-tolerant input for CPU frequency selection. Refer to DC Electrical
Specifications table for Vil_FS and Vih_FS specifications.
FS_B/TEST_MODE
49
I
3.3V-tolerant inputs for CPU frequency selection/selects REF/N or Hi-Z
when in test mode. Refer to DC Electrical Specifications table for Vil_FS and
Vih_FS specifications.
At VTTPWRGD# asserted low (see page 10 for diagram), this pin is sampled
to determine test mode functionality
0 = Hi-Z
1 = REF/N
FS_C/TEST_SEL
56
I
3.3V-tolerant inputs for CPU frequency selection/selects test mode if pulled
to 3.3V when VTT_PWRGD# is asserted low (seepage 10 for diagram).
Refer to DC Electrical Specifications table for Vil_FS and Vih_FS specifica-
tions
IREF
33
I
A precision resistor is attached to this pin, which is connected to the internal
current reference
VTT_PWRGD#/PD
31
I, PD
DF3.3V LVTTL input is a level sensitive strobe used to latch the FS_A,
FS_B, FS_C/TEST_SEL inputs. After VTT_PWRGD# (active low) assertion,
this pin becomes a realtime input for asserting power down (active high).
See page 10 for diagram.
SCLK
29
I
SMBus-compatible SCLOCK
SDATA
30
I/O
SMBus-compatible SDATA
VDD_REF
53
PWR
3.3V power supply for outputs
VSS_REF
50
GND
Ground for outputs
VDD_PCI
1,8
PWR
3.3V power supply for outputs
VSS_PCI
2,7
GND
Ground for outputs
VDD_48
12
PWR
3.3V power supply for outputs
VSS_48
14
GND
Differential CPU clock outputs
VDD_SRC
15,25,28
PWR
3.3V power supply for outputs
VSS_SRC
20
GND
Ground for outputs
VDD_CPU
38,44,47
PWR
3.3V power supply for outputs
VSS_CPU
41
GND
Ground for outputs
VDD_A
35
PWR
3.3V power supply for outputs
VSS_A
34
GND
Ground for outputs
NC
32
–
No Connection
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