參數(shù)資料
型號： AT17LV512
廠商： Atmel Corp.
英文描述： 512K FPGA Configuration EEPROM Memory(512K 現(xiàn)場可編程（FPGA）配置EEPROM存儲器)
中文描述： 為512k FPGA配置存儲器（為512k現(xiàn)場可編程（FPGA）的配置的EEPROM存儲器）
文件頁數(shù)： 8/12頁
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代理商： AT17LV512
AT17C/LV512/010
8
AC Characteristics for AT17C512/010
V
CC
= 5V
±
5% Commercial/V
CC
= 5V
±
10% Ind./Mil
Notes:
1. Preliminary specifications for military operating range only.
2. AC test load = 50 pF.
3. Float delays are measured with 5 pF AC loads. Transition is measured
±200 mV from steady state active levels.
Symbol
Description
Commercial
Industrial/Military
(1)
Units
Min
Max
Min
Max
T
OE
(2)
OE to Data Delay
30
35
ns
T
CE
(2)
CE to Data Delay
45
45
ns
T
CAC
(2)
CLK to Data Delay
50
50
ns
T
OH
Data Hold From CE, OE, or CLK
0
0
ns
T
DF
(3)
CE or OE to Data Float Delay
50
50
ns
T
LC
CLK Low Time
20
20
ns
T
HC
CLK High Time
20
20
ns
T
SCE
CE Setup Time to CLK (to guarantee proper counting)
20
25
ns
T
HCE
CE Hold Time from CLK (to guarantee proper counting)
0
0
ns
T
HOE
OE High Time (guarantees counter Is reset)
20
20
ns
F
MAX
MAX Input Clock Frequency
15
15
MHz
AC Characteristics for AT17C512/010 When Cascading
V
CC
= 5V
± 5% Commercial/V
CC
= 5V ± 10% Ind./Mil.
Symbol
Description
Commercial
Industrial/Military
(1)
Units
Min
Max
Min
Max
T
CDF
(3)
CLK to Data Float Delay
50
50
ns
T
OCK
(2)
CLK to CEO Delay
35
40
ns
T
OCE
(2)
CE to CEO Delay
35
35
ns
T
OOE
(2)
RESET/OE to CEO Delay
30
30
ns
F
MAX
MAX Input Clock Frequency
12.5
12.5
MHz
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