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參數(shù)資料
| 型號： | APA600-CQ352B |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 82/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 600K 352-CQFP |
| 標準包裝： | 1 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 129024 |
| 輸入/輸出數(shù)： | 248 |
| 門數(shù)： | 600000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 352-BFCQFP，帶拉桿 |
| 供應商設備封裝： | 352-CQFP（75x75） |
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ProASICPLUS Flash Family FPGAs
4- 4
v5.9
v3.2
The "ProASICPLUS Clock Management System" section was updated.
Figure 2-17 Using the PLL for Clock Deskewing was updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-23 Tristate Buffer Delays was updated.
In the "Calculating Typical Power Dissipation" section, P9 was changed to 7.5 mW.
The "Programming, Storage, and Operating Limits" section was updated.
The "Recommended Design Practice for VPN/VPP" section was updated.
v3.1
The datasheet was updated to include references to guidelines concerning the use of certain
ProASICPLUS I/O standards.
v3.0
In Table 2-2 Array Coordinates, the Memory Rows – Bottom coordinates were changed.
Figure 2-5 Core Cell Coordinates for the APA1000 was updated.
changed from 0.3 to –0.3.
In the "Sample Macrocell Library Listing" section, the AND2 Standard maximum changed to 0.7
and the –F maximum changed to 0.8.
v2.0
The Table 1 ProASICPLUS Product Profile was updated.
The "Ordering Information" section was updated.
The "Plastic Device Resources" section was updated.
ii
The "ProASICPLUS Architecture" section was updated.
Table 2-2 Array Coordinates was updated.
The "Physical Implementation" section was updated.
The "Functional Description" section was updated.
17 Using the PLL for Clock Deskewing were updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-22 Multi-Port Memory Usage was updated.
The "Calculating Typical Power Dissipation" section was updated.
The "Nominal Supply Voltages’ section was updated.
1-34
The "Tristate Buffer Delays" section was updated.
The "Output Buffer Delays" section was updated.
The"Input Buffer Delays" section was updated.
"Global Routing Skew" section was updated.
The"Sample Macrocell Library Listing" section was updated.
The "Pin Description" section was updated.
Previous version
Changes in current version (v5.9)
Page
相關PDF資料 |
PDF描述 |
|---|---|
| 24C01CT-I/MS | IC EEPROM 1KBIT 400KHZ 8MSOP |
| EP1S80F1020C7 | IC STRATIX FPGA 80K LE 1020-FBGA |
| A54SX32-CQ256B | IC FPGA SX 48K GATES 256-CQFP |
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| EP4SE230F29C3N | IC STRATIX IV E 230K 780FBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| APA600-CQ352M | 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 600K GATES 180MHZ 0.22UM 2.5V 352CQFP - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 248 I/O 352CQFP |
| APA600-CQB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA600-CQES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA600-CQGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA600-CQGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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