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參數(shù)資料
| 型號： | AGLN250V5-ZVQG100I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 51/150頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA NANO 1KB 250K 100VQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | IGLOO nano |
| 邏輯元件/單元數(shù)： | 6144 |
| RAM 位總計： | 36864 |
| 輸入/輸出數(shù)： | 68 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁當(dāng)前第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Datasheet Information
5-4
Revision 17
Revision 10
(continued)
The following tables were updated with current available information. The equivalent
software default drive strength option was added.
Timing tables in the "Single-Ended I/O Characteristics" section, including new tables for
3.3 V and 1.2 V LVCMOS wide range.
through
The formulas in the notes to Table 2-29 I/O Weak Pull-Up/Pull-Down Resistances were
revised (SAR 21348).
The text introducing Table 2-31 Duration of Short Circuit Event before Failure was
revised to state six months at 100° instead of three months at 110° for reliability
concerns. The row for 110° was removed from the table.
The following sentence was deleted from the "2.5 V LVCMOS" section (SAR 24916): "It
uses a 5-V tolerant input buffer and push-pull output buffer."
Specifications" section (SAR 23919). A note was added stating that DDR is not
supported for AGLN010, AGLN015, and AGLN020.
Tables in the "Global Tree Timing Characteristics" section were updated with new
information available.
CCC/PLL Specification were revised (SAR 79390).
2-70,
Tables in the SRAM "Timing Characteristics" section and FIFO "Timing Characteristics"
section were updated with new information available.
2-77,
A note was added to the "CS81" pin tables for AGLN060, AGLN060Z, AGLN125,
AGLN125Z, AGLN250, and AGLN250Z indicating that pins F1 and F2 must be grounded
(SAR 25007).
4-9,
through
stating that bus hold is not available for pin H7 or pin 45 (SAR 24079).
4-9,
The AGLN250 function for pin C8 in the "CS81" table was revised (SAR 22134).
Revision
Changes
Page
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AGL250V2-CS196 | IC FPGA 1KB FLASH 250K 196-CSP |
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| RSM36DTAH | CONN EDGECARD 72POS R/A .156 SLD |
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參數(shù)描述 |
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| AGLP030V2-CS201I | 功能描述:IC FPGA IGLOO PLUS 30K 201-CSP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:IGLOO PLUS 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14） |
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