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參數(shù)資料
| 型號： | ADV212BBCZRL-150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC VID JPEG 2000 144CSPBGA |
| 標準包裝： | 1 |
| 系列： | Wavescale® |
| 類型： | JPEG2000 視頻編解碼器 |
| 分辨率（位）： | 16 b |
| 三角積分調(diào)變： | 無 |
| 電壓 - 電源，模擬： | 1.5V，3.3V |
| 電壓 - 電源，數(shù)字： | 1.5V，3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA，CSPBGA |
| 供應商設備封裝： | 144-CSPBGA（13x13） |
| 包裝： | 標準包裝 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | ADV212-HD-EB-ND - BOARD EVALUATION FOR ADV212-HD |
| 其它名稱： | ADV212BBCZRL-150DKR |
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ADV212
Rev. B | Page 8 of 44
DREQ/DACK DMA MODE—SINGLE FIFO WRITE OPERATION
Table 6.
Parameter
Mnemonic
Min
Typ
Max
Unit
DREQ Pulse Width
DREQPULSE
1 JCLK1
15 JCLK1
ns
DACK Assert to Subsequent DREQ Delay
t
DREQ
2.5 JCLK1
3.5 × JCLK + 8.51
ns
WE to DACK Setup
t
WESU
0
ns
Data to DACK Deassert Setup
tSU
2
ns
Data to DACK Deassert Hold
tHD
2
ns
DACK Assert Pulse Width
DACKLOW
2 JCLK1
ns
DACK Deassert Pulse Width
DACKHIGH
2 JCLK1
ns
WE Hold After DACK Deassert
t
WEHD
0
ns
WE Assert to FSRQ Deassert (FIFO Full)
WFSRQ
1.5 JCLK1
2.5 × JCLK + 7.51
ns
DACK to DREQ Deassert (DR × PULS = 0)
t
DREQRTN
2.5 JCLK1
3.5 × JCLK + 9.01
ns
1
For a definition of JCLK, see Figure 32.
WE
DACK
DREQ
HDATA
3
2
1
0
DREQPULSE
tDREQ
DACKHIGH
DACKLOW
tWE
SU
tSU
tHD
tWE
HD
06389-
013
Figure 5. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:1] Not Programmed to a Value of 0000)
WE
DACK
DREQ
HDATA
0
1
2
tDREQ
RTN
DACKHIGH
DACKLOW
tWE
SU
tSU
tHD
tWE
HD
06389-
014
Figure 6. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
相關PDF資料 |
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