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參數(shù)資料
| 型號(hào)： | ADV212BBCZRL-150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 42/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC VID JPEG 2000 144CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Wavescale® |
| 類型： | JPEG2000 視頻編解碼器 |
| 分辨率（位）： | 16 b |
| 三角積分調(diào)變： | 無 |
| 電壓 - 電源，模擬： | 1.5V，3.3V |
| 電壓 - 電源，數(shù)字： | 1.5V，3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-CSPBGA（13x13） |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | ADV212-HD-EB-ND - BOARD EVALUATION FOR ADV212-HD |
| 其它名稱： | ADV212BBCZRL-150DKR |
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ADV212
Rev. B | Page 7 of 44
NORMAL HOST MODE—READ OPERATION
Table 5.
Parameter
Mnemonic
Min
Typ
Max
Unit
RD to ACK, Direct Registers and FIFO Accesses
t
ACK (direct)
5
1.5 × JCLK + 7.02
ns
RD to ACK, Indirect Registers
t
ACK (indirect)
10.5 JCLK2
15.5 × JCLK + 7.02
ns
Read Access Time, Direct Registers
tDRD (direct)
5
1.5 × JCLK + 7.02
ns
Read Access Time, Indirect Registers
tDRD (indirect)
10.5 JCLK2
15.5 × JCLK + 7.02
ns
Data Hold
tHZRD
2
8.5
ns
CS to RD Setup
tSC
0
ns
Address Setup
tSA
2
ns
CS Hold
tHC
0
ns
Address Hold
tHA
2
ns
Read Inactive Pulse Width
tRH
2.5 JCLK2
ns
Read Active Pulse Width
tRL
2.5 JCLK2
ns
Read Cycle Time, Direct Registers
tRCYC
5.0 JCLK2
ns
1
Timing relationship between ACK falling transition and HDATA valid is not guaranteed. HDATA valid hold time is guaranteed with respect to RD rising transition.
A minimum of three JCLK cycles is recommended between ACK assert and RD deassert.
2
For a definition of JCLK, see Figure 32.
ADDR
tSA
tSC
tHA
tHC
tRL
tACK
tDRD
tHZRD
tRH
tRCYC
HDATA
CS
RD
ACK
VALID
06389-
011
Figure 4. Normal Host Mode—Read Operation
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參數(shù)描述 |
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