參數(shù)資料
型號(hào)： ADV202BBCZRL-115
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 40/40頁(yè)
文件大小： 0K
描述： IC CODEC VIDEO 115MHZ 121CSPBGA
標(biāo)準(zhǔn)包裝： 1,500
類型： JPEG2000 視頻編解碼器
分辨率（位）： 16 b
三角積分調(diào)變： 無(wú)
電壓 - 電源，模擬： 1.5V，3.3V
電壓 - 電源，數(shù)字： 1.5V，3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 121-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 121-CSPBGA（12x12）
包裝： 帶卷 (TR)
Data Sheet
ADV202
Rev. D | Page 9 of 40
DREQ/DACK DMA MODE—SINGLE FIFO WRITE OPERATION
Table 6.
Parameter
Description
Min
Typ
Max
Unit
DREQPULSE1
DREQ Pulse Width
1
15
JCLK cycles2
t
DREQ
DACK Assert to Subsequent DREQ Delay
2.5
3.5 × JCLK + 7.5 ns
JCLK cycles
t
WESU
WE to DACK Setup
0
ns
t
SU
Data to DACK Deassert Setup
2
ns
t
HD
Data to DACK Deassert Hold
2
ns
DACKLO
DACK Assert Pulse Width
2
JCLK cycles
DACKHI
DACK Deassert Pulse Width
2
JCLK cycles
t
WEHD
WE Hold After DACK Deassert
0
ns
WFSRQ
WE Assert to FSRQ Deassert (FIFO Full)
1.5
2.5 × JCLK + 7.5 ns
JCLK cycles
t
DREQRTN
DACK to DREQ Deassert (DR × PULS = 0)
2.5
3.5 × JCLK + 7.5 ns
JCLK cycles
1 Applies to assigned DMA channel, if EDMOD0 or EDMOD1[14:11] is programmed to a value that is not 0. Pulse width depends on the value programmed
2 For a definition of JCLK, see the PLL section.
04723-
013
WE
DACK
DREQ
HDATA
3
2
1
0
DREQPULSE
tDREQ
DACKHI
DACKLO
tWESU
tSU
tHD
tWEHD
Figure 5. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] NOT Programmed to a Value of 0000)
04723-
014
WE
DACK
DREQ
HDATA
0
1
2
tDREQRTN
DACKHI
DACKLO
tWESU
tSU
tHD
tWEHD
Figure 6. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ADV202BCZ-150 制造商:Analog Devices 功能描述:JPEG 2000 CODEC CONVERTER, LEAD FREE - Trays
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ADV202XBBCZ-150 制造商:Analog Devices 功能描述:JPEG 2000 CODEC CONVERTER - Trays
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