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參數(shù)資料
型號： ADUC848BSZ32-5
廠商： Analog Devices Inc
文件頁數(shù)： 3/108頁
文件大?。?/td> 0K
描述： IC MCU FLASH W/16BIT ADC 52MQFP
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC8xx
核心處理器： 8052
芯體尺寸： 8-位
速度： 12.58MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： POR，PSM，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 34
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 4K x 8
RAM 容量： 2.25K x 8
電壓 - 電源 (Vcc/Vdd)： 4.75 V ~ 5.25 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 10x16b; D/A 1x12b，2x16b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 52-QFP
包裝： 托盤
ADuC845/ADuC847/ADuC848
Data Sheet
Rev. C | Page 100 of 108
Table 69. SPI MASTER MODE TIMING (CPHA = 0) Parameter
Min
Typ
Max
Unit
tSL
SCLOCK Low Pulse Width1
635
ns
tSH
SCLOCK High Pulse Width1
635
ns
tDAV
Data Output Valid After SCLOCK Edge
50
ns
tDOSU
Data Output Setup Before SCLOCK Edge
150
ns
tDSU
Data Input Setup Time Before SCLOCK Edge
100
ns
tDHD
Data Input Hold Time After SCLOCK Edge
100
ns
tDF
Data Output Fall Time
10
25
ns
tDR
Data Output Rise Time
10
25
ns
tSR
SCLOCK Rise Time
10
25
ns
tSF
SCLOCK Fall Time
10
25
ns
1
Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 in PLLCON SFR set to 0, 1, and 1, respectively, that is, core clock frequency = 1.57 MHz.
b. SPI bit-rate selection bits SPR1 and SPR0 in SPICON SFR set to 0 and 0, respectively.
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
DOSU
t
SH
t
SL
t
SR
t
SF
MSB IN
04741-082
Figure 77. SPI Master Mode Timing (CHPA = 0)
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PDF描述
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參數(shù)描述
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