參數(shù)資料
型號(hào)： ADSP21062
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer Family
中文描述： DSP的微機(jī)家庭
文件頁數(shù)： 36/48頁
文件大小： 363K
代理商： ADSP21062
–36–
ADSP-21062/ADSP-21062L
REV. B
Serial Ports
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
External Clock
Timing Requirements:
t
SFSE
t
HFSE
t
SDRE
t
HDRE
t
SCLKW
t
SCLK
Internal Clock
Timing Requirements:
t
SFSI
TFS/RFS Setup Before TCLK/RCLK
1
TFS/RFS Hold After TCLK/RCLK
1, 2
Receive Data Setup Before RCLK
1
Receive Data Hold After RCLK
1
TCLK/RCLK Width
TCLK/RCLK Period
3.5
4
1.5
4
9
t
CK
3.5
4
1.5
4
9
t
CK
ns
ns
ns
ns
ns
ns
TFS Setup Before TCLK
1
; RFS Setup
Before RCLK
1
TFS/RFS Hold After TCLK/RCLK
1, 2
Receive Data Setup Before RCLK
1
Receive Data Hold After RCLK
1
External or Internal Clock
Switching Characteristics:
t
DFSE
RFS Delay After RCLK (Internally
Generated RFS)
3
t
HOFSE
RFS Hold After RCLK (Internally
Generated RFS)
3
External Clock
Switching Characteristics:
t
DFSE
TFS Delay After TCLK (Internally
Generated TFS)
3
t
HOFSE
TFS Hold After TCLK (Internally
Generated TFS)
3
t
DDTE
Transmit Data Delay After TCLK
3
t
HDTE
Transmit Data Hold After TCLK
3
Internal Clock
Switching Characteristics:
t
DFSI
TFS Delay After TCLK (Internally
Generated TFS)
3
t
HOFSI
TFS Hold After TCLK (Internally
Generated TFS)
3
t
DDTI
Transmit Data Delay After TCLK
3
t
HDTI
Transmit Data Hold After TCLK
3
t
SCLKIW
TCLK/RCLK Width
Enable and Three-State
Switching Characteristics:
t
DDTEN
Data Enable from External TCLK
3
t
DDTTE
Data Disable from External TCLK
3
t
DDTIN
Data Enable from Internal TCLK
3
t
DDTTI
Data Disable from Internal TCLK
3
t
DCLK
TCLK/RCLK Delay from CLKIN
t
DPTR
SPORT Disable After CLKIN
Gated SCLK with External TFS
(Mesh Multiprocessing)
4
Timing Requirements:
t
STFSCK
TFS Setup Before CLKIN
t
HTFSCK
TFS Hold After CLKIN
External Late Frame Sync
Switching Characteristics:
t
DDTLFSE
Data Delay from Late External TFS or
External RFS with MCE = 1, MFD = 0
5
t
DDTENFS
Data Enable from late FS or MCE = 1,
MFD = 0
5
8
1
3
3
8
1
3
3
ns
ns
ns
ns
t
HFSI
t
SDRI
t
HDRI
13
13
ns
3
3
ns
13
13
ns
3
3
ns
ns
ns
16
16
5
5
4.5
4.5
ns
–1.5
–1.5
ns
ns
ns
ns
7.5
7.5
0
(t
SCLK
/2) – 2.5
0
(t
SCLK
/2) – 2.5
(t
SCLK
/2) + 2.5
(t
SCLK
/2) + 2.5
4.25
4
ns
ns
ns
ns
ns
ns
10.5
16
0
0
3
22 + 3DT/8
17
7.5
22 + 3DT/8
17
5
t
CK
/2
5
t
CK
/2
ns
ns
12.75
12.75
ns
3.5
3.5
ns
To determine whether communication is possible between two devices at clock speed
n,
the following specifications must be confirmed: 1) frame sync delay and frame sync setup
and hold, 2) data delay and data setup and hold, and 3) SCLK width.
相關(guān)PDF資料
PDF描述
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ADSP-21062KBZ-160 功能描述:IC DSP CONTROLLER 32BIT 225BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
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