參數(shù)資料
型號： ADSP21062
廠商： Analog Devices, Inc.
英文描述： DSP Microcomputer Family
中文描述： DSP的微機(jī)家庭
文件頁數(shù)： 33/48頁
文件大小： 363K
代理商： ADSP21062
ADSP-21062/ADSP-21062L
–33–
REV. B
Link Ports: 1
3
CLK Speed Operation
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period (1
×
Operation)
LCLK Width Low
LCLK Width High
3
3
t
CK
6
5
3
3
t
CK
6
5
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
t
ENDLK
t
TDLK
LACK High Delay After CLKIN High
LACK Low Delay After LCLK High
1
LACK Enable from CLKIN
LACK Disable from CLKIN
18 + DT/2
–3
5 + DT/2
28.5 + DT/2
13
18 + DT/2
–3
5 + DT/2
28.5 + DT/2
13
ns
ns
ns
ns
20 + DT/2
20 + DT/2
Transmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup Before LCLK High
LACK Hold After LCLK High
18
–7
18
–7
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLKTWL
t
LCLKTWH
t
DLACLK
t
ENDLK
t
TDLK
LCLK Delay After CLKIN (1
×
operation)
Data Delay After LCLK High
Data Hold After LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay After LACK High
LDAT, LCLK Enable After CLKIN
LDAT, LCLK Disable After CLKIN
15.5
2.5
15.5
2.5
ns
ns
ns
ns
ns
–3
(t
CK
/2) – 1
(t
CK
/2) – 1.25
(t
CK
/2) + 8.75
5 + DT/2
–3
(t
CK
/2) – 1
(t
CK
/2) – 1.5
(t
CK
/2) + 1.25
(t
CK
/2) + 1
(3
×
t
CK
/2) + 17 (t
CK
/2) + 8
(t
CK
/2) + 1.5
(t
CK
/2) + 1
(3
×
t
CK
/2) + 17 ns
5 + DT/2
ns
ns
20 + DT/2
20 + DT/2
Link Port Service Request Interrupts: 1
×
and
2
×
Speed Operations
Timing Requirements:
t
SLCK
LACK/LCLK Setup Before CLKIN Low
2
t
HLCK
LACK/LCLK Hold After CLKIN Low
2
10
2
10
2
ns
ns
NOTES
1
LACK will go low with t
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
2
Only required for interrupt recognition in the current cycle.
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