參數(shù)資料
型號(hào)： ADSP-BF512KBCZ-4F4
廠商： Analog Devices Inc
文件頁數(shù)： 39/68頁
文件大?。?/td> 0K
描述： IC DSP 16/32B 400MHZ 168CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： I²C，PPI，SPI，SPORT，UART/USART
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 閃存（4Mb）
芯片上RAM： 116kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.30V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 168-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 168-CSPBGA（12x12）
包裝： 托盤
Rev. B
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January 2011
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Timer Cycle Timing
Table 41 and Figure 29 describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.
Table 41. Timer Cycle Timing
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Characteristics
tWL
1
Timer Pulse Width Input Low (Measured In SCLK Cycles)
tSCLK
ns
tWH
Timer Pulse Width Input High (Measured In SCLK Cycles)
tSCLK
ns
tTIS
2
Timer Input Setup Time Before CLKOUT Low
10
7
ns
tTIH
Timer Input Hold Time After CLKOUT Low
–2
ns
Switching Characteristics
tHTO
Timer Pulse Width Output (Measured In SCLK Cycles)
tSCLK – 1.5
(232–1)tSCLK
tSCLK – 1
(232–1)tSCLK
ns
tTOD
Timer Output Update Delay After CLKOUT High
6
ns
1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes. They also apply to the PF15 or PPI_CLK signals in PWM output mode.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.
Figure 29. Timer Cycle Timing
CLKOUT
TMRx OUTPUT
TMRx INPUT
tTIS
tTIH
tWH,tWL
tTOD
tHTO
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PDF描述
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參數(shù)描述
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