參數(shù)資料
型號： ADSP-BF512KBCZ-4F4
廠商： Analog Devices Inc
文件頁數(shù)： 27/68頁
文件大?。?/td> 0K
描述： IC DSP 16/32B 400MHZ 168CSPBGA
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： I²C，PPI，SPI，SPORT，UART/USART
時鐘速率： 400MHz
非易失內存： 閃存（4Mb）
芯片上RAM： 116kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.30V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 168-LFBGA，CSPBGA
供應商設備封裝： 168-CSPBGA（12x12）
包裝： 托盤
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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January 2011
Parallel Peripheral Interface Timing
Figure 24 on Page 40 describe parallel peripheral interface
operations.
Table 30. Parallel Peripheral Interface Timing
VDDEXT
1.8 V Nominal
VDDEXT
2.5 V/3.3 V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tPCLKW
PPI_CLK Width
tSCLK – 1.5
ns
tPCLK
PPI_CLK Period
2 × tSCLK – 1.5
ns
Timing Requirements - GP Input and Frame Capture Modes
tPSUD
External Frame Sync Startup Delay1
4 × tPCLK
ns
tSFSPE
External Frame Sync Setup Before PPI_CLK
(Nonsampling Edge for Rx, Sampling Edge for Tx)
6.7
ns
tHFSPE
External Frame Sync Hold After PPI_CLK
1.75
ns
tSDRPE
Receive Data Setup Before PPI_CLK
4.1
3.5
ns
tHDRPE
Receive Data Hold After PPI_CLK
2
1.6
ns
Switching Characteristics - GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPI_CLK
8
ns
tHOFSPE
Internal Frame Sync Hold After PPI_CLK
1.7
ns
tDDTPE
Transmit Data Delay After PPI_CLK
8.2
8
ns
tHDTPE
Transmit Data Hold After PPI_CLK
2.3
1.9
ns
1 The PPI port is fully enabled 4 PPI clock cycles after the PAB write to the PPI port enable bit. Only after the PPI port is fully enabled are external frame syncs and data words
guaranteed to be received correctly by the PPI peripheral.
Figure 14. PPI with External Frame Sync Timing
Figure 15. PPI GP Rx Mode with External Frame Sync Timing
PPI_CLK
PPI_FS1/2
tPSUD
tPCLK
tSFSPE
DATA SAMPLED /
FRAME SYNC SAMPLED
DATA SAMPLED /
FRAME SYNC SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
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PDF描述
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