參數(shù)資料
型號： ADSP-2191MKCA-160
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： 16-BIT, 100 MHz, OTHER DSP, PBGA144
封裝： MINI, BGA-144
文件頁數(shù)： 24/52頁
文件大小： 1873K
代理商： ADSP-2191MKCA-160
ADSP-2191M
–24–
REV. 0
External Port Read Cycle Timing
Table 13
and
Figure 12
describe external port read operations. For additional information on the ACK signal, see the discussion
on page 23
.
Table 13. External Port Read Cycle Timing
Parameter
1, 2
1
t
HCLK
is the peripheral clock period.
2
These are timing parameters that are based on worst-case operating conditions.
3
W = (number of waitstates specified in wait register)
t
HCLK
.
Min
Max
Unit
Switching Characteristics
t
CSRS
t
ARS
t
RSCS
t
RW
t
RSA
t
RWR
Chip Select Asserted to
RD
Asserted Delay
Address Valid to
RD
Setup and Delay
RD
Deasserted to Chip Select Deasserted Setup
RD
Strobe Pulsewidth
RD
Deasserted to Address Invalid Setup
RD
Deasserted to
WR
,
RD
Asserted
0.5t
HCLK
–3
0.5t
HCLK
–3
0.5t
HCLK
–2
t
HCLK
–2+W
3
0.5t
HCLK
–2
t
HCLK
ns
ns
ns
ns
ns
Timing Requirements
t
AKW
t
RDA
t
ADA
t
SDA
t
SD
t
HRD
t
DRSAK
ACK Strobe Pulsewidth
RD
Asserted to Data Access Setup
Address Valid to Data Access Setup
Chip Select Asserted to Data Access Setup
Data Valid to
RD
Deasserted Setup
RD
Deasserted to Data Invalid Hold
ACK Delay from
RD
Low
t
HCLK
ns
ns
ns
ns
ns
ns
ns
t
HCLK
–4+W
3
t
HCLK
+W
3
t
HCLK
+W
3
7
0
0
Figure 12. External Port Read Cycle Timing
D15–0
t
A R S
t
R W
t
A K W
t
C D A
t
R D A
t
A D A
t
S D A
t
S D
t
H R D
AC K
RD
A21–0
MS3–0
IOMS
BMS
t
C S R S
t
R S A
t
R S C S
t
D R S A K
WR
t
R W R
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