參數(shù)資料
型號(hào)： ADSP-21267SKSTZ-X
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： Preliminary Technical Data
中文描述： 16-BIT, 50 MHz, OTHER DSP, PQFP144
封裝： MS-026BFB, LQFP-144
文件頁數(shù)： 34/44頁
文件大小： 454K
代理商： ADSP-21267SKSTZ-X
Rev. PrA
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Page 34 of 44
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January 2004
ADSP-21267
PRELIMINARY TECHNICAL DATA
SPI Interface—Slave
Table 29. SPI Interface Protocol —Slave Switching and Timing Specifications
Parameter
Timing Requirements
t
SPICLKS
t
SPICHS
t
SPICLS
t
SDSCO
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to SPIDS Not Asserted CPHASE = 0
Data Input Valid to SPICLK Edge (Data Input Set-up Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE=0)
4 x t
CCLK
2 x t
CCLK
– 2
2 x t
CCLK
– 2
ns
ns
ns
2 x t
CCLK
+ 1
2 x t
CCLK
+ 1
2 x t
CCLK
2
2
2 x t
CCLK
ns
ns
ns
ns
ns
ns
t
HDS
t
SSPIDS
t
HSPIDS
t
SDPPW
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPIDS
t
HDSPIDS
t
DSOV
SPIDS Assertion to Data Out Active
SPIDS Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHASE=0)
0
0
5
5
7.5
ns
ns
ns
ns
ns
2 x t
CCLK
– 2
5 x t
CCLK
+ 2
Figure 26. SPI Slave Timing
t
HSPIDS
t
DDSPIDS
t
DSDHI
LSB
MSB
MSB VALID
t
DSOE
t
DDSPIDS
t
HDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
SPIDS
(INPUT)
SPICLK
(CP = 0)
(INPUT)
SPICLK
(CP = 1)
(INPUT)
t
SDSCO
t
SPICHS
t
SPICLS
t
SPICLS
t
SPICLKS
t
HDS
t
SPICHS
t
SSPIDS
t
HSPIDS
t
DSDHI
LSB VALID
MSB
MSB VALID
t
DSOE
t
DDSPIDS
MISO
(OUTPUT)
MOSI
(INPUT)
t
SSPIDS
LSB VALID
LSB
CPHASE = 1
CPHASE = 0
t
SDPPW
t
DSOV
t
HDSPIDS
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