參數(shù)資料
型號(hào)： ADSP-21262SKBC-200
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： SHARC Processor
中文描述： 16-BIT, 66.67 MHz, OTHER DSP, PBGA136
封裝： MO-205AE, BGA-136
文件頁(yè)數(shù)： 19/44頁(yè)
文件大?。?/td> 1295K
代理商： ADSP-21262SKBC-200
ADSP-21262
Rev. A
|
Page 19 of 44
|
May 2004
Clock Input
Clock Signals
The ADSP-21262 can use an external clock or a crystal. See
CLKIN pin description. The programmer can configure the
ADSP-21262 to use its internal clock generator by connecting
the necessary components to CLKIN and XTAL.
Figure 8
shows
the component connections used for a crystal operating in fun-
damental mode. Note that the clock rate is achieved using a
12.5 MHz crystal and a PLL multiplier ratio 16:1
(CCLK:CLKIN).
Table 10. Clock Input
Parameter
200 MHz
Min
Unit
Max
Timing Requirements
t
CK
t
CKL
t
CKH
t
CKRF
t
CCLK
CLKIN Period
CLKIN Width Low
CLKIN Width High
CLKIN Rise/Fall (0.4 V – 2.0 V)
CCLK Period
3
15
1
6
1
6
1
5
160
2
80
2
80
2
3
10
ns
ns
ns
ns
ns
1
Applies only for CLKCFG1-0 = 00 and default values for PLL control bits in PMCTL.
2
Applies only for CLKCFG1-0 = 01 and default values for PLL control bits in PMCTL.
3
Any changes to PLL control bits in the PMCTL register must meet core clock timing specification t
CCLK
.
Figure 7. Clock Input
CLKIN
t
CK
t
CKH
t
CKL
Figure 8. 200 MHz Operation with a 12.5 MHz Fundamental Mode
Crystal
CLKIN
XTAL
C1
C2
X1
NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1.
CONTACT CRYSTAL MANUFACTURER FOR DETAILS. CRYSTAL
SELECTION MUST COMPLY WITH CLKCFG1-0 = 10 OR = 01.
1M
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