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參數(shù)資料
| 型號： | ADF4118BRUZ-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 24/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL RF FREQ SYNTHESZR 16TSSOP |
| 標準包裝： | 1,000 |
| 類型： | 時鐘/頻率合成器，RF |
| PLL： | 是 |
| 輸入： | CMOS，TTL |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:1 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 3GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.7 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 帶卷 (TR) |
| 配用： | EVAL-ADF4118EBZ1-ND - BOARD EVAL FOR ADF4118 |
| 其它名稱： | ADF4118BRUZ-RL7-ND ADF4118BRUZ-RL7TR |
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ADF4116/ADF4117/ADF4118
Rev. D | Page 5 of 28
TIMING CHARACTERISTICS
AVDD = DVDD = 3 V ± 10%, 5 V ± 10%; AVDD ≤ VP < 6.0 V; AGND = DGND = CPGND = 0 V; TA = TMIN to TMAX, unless otherwise noted.
Guaranteed by design, but not production tested.
Table 2.
Parameter
Limit at TMIN to TMAX (B, Y Version)
Unit
Test Conditions/Comments
t1
10
ns min
DATA to CLK setup time
t2
10
ns min
DATA to CLK hold time
t3
25
ns min
CLK high duration
t4
25
ns min
CLK low duration
t5
10
ns min
CLK to LE setup time
t6
20
ns min
LE pulse width
CLK
DATA
LE
DB20 (MSB)
DB19
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t5
t2
t4
t6
t1
t3
00
39
2-
0
02
Figure 2. Timing Diagram
相關PDF資料 |
PDF描述 |
|---|---|
| VI-212-MY-F3 | CONVERTER MOD DC/DC 15V 50W |
| ISL22424UFR16Z | IC POT DGTL 256TP LN LP 16-QFN |
| VE-B12-MY-F4 | CONVERTER MOD DC/DC 15V 50W |
| VE-JT1-MZ-S | CONVERTER MOD DC/DC 12V 25W |
| VE-B12-MY-F3 | CONVERTER MOD DC/DC 15V 50W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ADF4118BRUZ-RL71 | 制造商:AD 制造商全稱:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| ADF4118YRUZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ-RL1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:RF PLL Frequency Synthesizers |
| ADF4118YRUZ-RL7 | 制造商:Analog Devices 功能描述:PLL FREQ SYNTHESIZER SGL 16TSSOP - Tape and Reel |
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