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參數(shù)資料
| 型號： | ADAV803ASTZ-REEL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 52/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC AUDIO R-DVD 3.3V 64LQFP |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | 音頻編解碼器 |
| 數(shù)據(jù)接口： | 串行 |
| 分辨率（位）： | 24 b |
| ADC / DAC 數(shù)量： | 2 / 2 |
| 三角積分調(diào)變： | 無 |
| 動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： | 102 / 101 |
| 電壓 - 電源，模擬： | 3 V ~ 3.6 V |
| 電壓 - 電源，數(shù)字： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-LQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 配用： | EVAL-ADAV803EBZ-ND - BOARD EVALUATION FOR ADAV803 |
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ADAV803
Rev. A | Page 56 of 60
PLL Clock Source Register—Address 1111000 (0x78)
Table 136. PLL Clock Source Register Bit Map
7
6
5
4
3
2
1
0
PLL2_Source
PLL1_Source
Reserved
Table 137. PLL Clock Source Register Bit Descriptions
Bit Name
Description
PLL2_Source
Selects the clock source for PLL2.
0 = XIN.
1 = MCLKI.
PLL1_Source
Selects the clock source for PLL1.
0 = XIN.
1 = MCLKI
PLL Output Enable—Address 1111010 (0x7A)
Table 138. PLL Output Enable Register Bit Map
7
6
5
4
3
2
1
0
Reserved
DIRINPD
DIRIN_PIN
Reserved
SYSCLK1
SYSCLK2
SYSCLK3
Table 139. PLL Output Enable Register Bit Descriptions
Bit Name
Description
DIRINPD
This bit powers down the S/PDIF receiver.
0 = Normal.
1 = Power-down.
DIRIN_PIN
This bit determines the input levels of the DIRIN pin.
0 = DIRIN accepts input signals down to 200 mV according to AES3 requirements.
1 = DIRIN accepts input signals as defined in the Specifications section.
SYSCLK1
Enables the SYSCLK1 output.
0 = Enabled.
1 = Disabled.
SYSCLK2
Enables the SYSCLK2 output.
0 = Enabled.
1 = Disabled.
SYSCLK3
Enables the SYSCLK3 output.
0 = Enabled.
1 = Disabled.
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