參數(shù)資料
型號： ADAU1373BCBZ-RL
廠商： Analog Devices Inc
文件頁數(shù)： 240/296頁
文件大?。?/td> 0K
描述： IC CODEC LP CLASS G HP 81WLCSP
標(biāo)準(zhǔn)包裝： 3,000
類型： 音頻編解碼器
數(shù)據(jù)接口： I²C，串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 1 / 2
三角積分調(diào)變： 是
S/N 比，標(biāo)準(zhǔn) ADC / DAC (db)： 96 / 96
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 96 / 96
電壓 - 電源，模擬： 1.62 V ~ 1.98 V
電壓 - 電源，數(shù)字： 1.08 V ~ 1.98 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 81-UFBGA，WLCSP
供應(yīng)商設(shè)備封裝： 81-WLCSP（4.05x3.82）
包裝： 帶卷 (TR)
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ADAU1373
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Table 11, Table 12, and Table 13 also list the typical PLL settings
at 44.1 kHz and 48 kHz sample rates. Note that the PLL control
setting in hexadecimal format represents the 48 bits (six bytes)
for either PLLA or PLLB. For PLLA, the six bytes should be written
starting from Register 0x29 through Register 0x2E. For PLLB,
the six bytes should be written starting from Register 0x30
through Register 0x35.
PLL Lock Acquisition
The core clock for the device is disabled until the core clock enable
bit (Bit 7, COREN) in Register 0x40 is set to 1. It is recommended
that the audio outputs not be turned on until PLL lock is
established.
To program the PLL during initialization or reconfiguration of
the clock setting, use the following procedure:
1.
Bring the required blocks out of power-down (Register 0x25
to Register 0x27).
2.
Ensure that the core clock is disabled (Register 0x40, Bit 7 = 0).
3.
Enable the PLL (Register 0x2E, Bit 0, for PLLA; Register 0x35,
Bit 0, for PLLB).
4.
Set the PLL control registers for the desired clock rate
(Register 0x28 to Register 0x2D for PLLA and Register 0x2F
to Register 0x34 for PLLB).
5.
Poll the lock bit (Register 0x2E, Bit 2, and Register 0x35,
Bit 2, for APLL and Register 0x2E, Bit 3, and Register 0x35,
Bit 3, for DPLL). If the lock bit is set, proceed to Step 6;
otherwise, continue to poll. If no lock is established, check
the clock rate settings and clock to the device.
6.
To ensure that the various blocks in the device are clocked
correctly, assert the core clock enable bit only after PLL
lock is acquired.
Table 11. Fractional PLL Parameter Settings for 44.1 kHz Base Sample Rate (PLL Output = 45.1584 MHz = 1024 × fS)
MCLK Input (MHz)
Input Divider (X)
Integer (R)
Denominator (M)
Numerator (N)
PLL Control Setting (Hex)
8
1
5
625
403
0x0271 0193 2901
12
1
3
625
477
0x0271 01DD 1901
13
1
3
8125
3849
0x1FBD 0F09 1901
14.4
2
6
125
34
0x007D 0022 3301
19.2
2
4
125
88
0x007D 0058 2301
19.68
2
4
1025
604
0x0401 025C 2301
19.8
2
4
1375
772
0x055F 0304 2301
24
2
3
625
477
0x0271 01DD 1B01
26
2
3
8125
3849
0x1FBD 0F09 1B01
27
2
3
1875
647
0x0753 0287 1B01
Table 12. Fractional PLL Parameter Settings for 48 kHz Base Sample Rate (PLL Output = 49.152 MHz = 1024 × fS)
MCLK Input (MHz)
Input Divider (X)
Integer (R)
Denominator (M)
Numerator (N)
PLL Control Setting (Hex)
8
1
6
125
18
0x007D 0012 3101
12
1
4
125
12
0x007D 000C 2101
13
1
3
1625
1269
0x0659 04F5 1901
14.4
2
6
75
62
0x004B 003E 3301
19.2
2
5
25
3
0x0019 0003 2B01
19.68
2
4
205
204
0x00CD 00CC 2301
19.8
2
4
825
796
0x0339 031C 2301
24
2
4
125
12
0x007D 000C 2301
26
2
3
1625
1269
0x0659 04F5 1B01
27
2
3
1125
721
0x0465 02D1 1B01
Table 13. Integer PLL Parameter Settings for fS = 48 kHz (PLL Output = 49.152 MHz = 1024 × fS)
MCLK Input (MHz)
Input Divider (X)
Integer (R)
Denominator (M)
Numerator (N)
PLL Control Setting (Hex)1
12.288
1
4
Don’t care
0xXXXX XXXX 2001
24.576
1
2
Don’t care
0xXXXX XXXX 1001
1 X = don’t care.
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ADAU1381BCPZ 功能描述:IC AUDIO CODEC STEREO LN 32LFCSP RoHS:是 類別:集成電路 (IC) >> 接口 - 編解碼器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:立體聲音頻 數(shù)據(jù)接口:串行 分辨率（位）:18 b ADC / DAC 數(shù)量:2 / 2 三角積分調(diào)變:是 S/N 比，標(biāo)準(zhǔn) ADC / DAC (db):81.5 / 88 動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db):82 / 87.5 電壓 - 電源，模擬:2.6 V ~ 3.3 V 電壓 - 電源，數(shù)字:1.7 V ~ 3.3 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:48-TQFN-EP（7x7） 包裝:帶卷 (TR)
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