AVDD = DVDD = 1.8 V ± 5%; DVDD_I/O = CP_VDD = 3.3 V ± 5% (@ TA
參數(shù)資料
型號： AD9956YCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 27/32頁
文件大小： 0K
描述： IC SYNTHESIZER 1.8V 48LFCSP
產(chǎn)品培訓模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action
Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter
Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction
Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter
Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator
標準包裝： 1
分辨率（位）： 14 b
主 fclk： 3GHz
調節(jié)字寬（位）： 48 b
電源電壓： 1.71 V ~ 1.96 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應商設備封裝： 48-LFCSP-VQ（7x7）
包裝： 托盤
產(chǎn)品目錄頁面： 552 (CN2011-ZH PDF)
配用： AD9956-VCO/PCBZ-ND - BOARD EVAL 14BIT 1.8V 48LFCSP
AD9956/PCBZ-ND - BOARD EVAL FOR AD9956
AD9956
Rev. A | Page 4 of 32
SPECIFICATIONS
AVDD = DVDD = 1.8 V ± 5%; DVDD_I/O = CP_VDD = 3.3 V ± 5% (@ TA = 25°C) DAC_RSET = 3.92 k, CP_RSET = 3.09 k,
DRV_RSET = 4.02 k, unless otherwise noted.
Table 1.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
RF DIVIDER (REFCLK ) INPUT SECTION (÷R)
RF Divider Input Range
1
2700
MHz
DDS SYSCLK not to exceed
400 MSPS
Input Capacitance (DC)
3
pF
Input Impedance (DC)
1500
Input Duty Cycle
42
50
58
%
Input Power/Sensitivity
10
+4
dBm
Single-ended, into a 50 load1
Input Voltage Level
350
1000
mV p-p
PHASE FREQUENCY DETECTOR/CHARGE PUMP
PLLREF Input
Input Frequency2
÷M Set to Divide by at Least 4
655
MHz
÷M Bypassed
200
MHz
Input Voltage Levels
200
450
600
mV p-p
Input Capacitance
10
pF
Input Resistance
1500
PLLOSC Input
Input Frequency
÷N Set to Divide by at Least 4
655
MHz
÷N Bypassed
200
MHz
Input Voltage Levels
200
450
600
mV p-p
Input Capacitance
10
pF
Input Resistance
1500
Charge Pump Source/Sink Maximum Current
4
mA
Charge Pump Source/Sink Accuracy
15
+5
%
Charge Pump Source/Sink Matching
5
+5
%
Charge Pump Output Compliance Range3
0.5
CP_VDD 0.5
V
PLL_LOCK Drive Strength
2
mA
PHASE FREQUENCY DETECTOR NOISE FLOOR
@ 50 kHz PFD Frequency
149
dBc/Hz
@ 2 MHz PFD Frequency
133
dBc/Hz
@ 100 MHz PFD Frequency
116
dBc/Hz
@ 200 MHz PFD Frequency
113
dBc/Hz
CML OUTPUT DRIVER (DRV)
Differential Output Voltage Swing4
720
mV
50 load to supply, both lines
Maximum Toggle Rate
655
MHz
Common-Mode Output Voltage
1.75
V
Output Duty Cycle
42
50
58
%
Output Current
Continuous5
7.2
mA
Rising Edge Surge
20.9
mA
Falling Edge Surge
13.5
mA
Output Rise Time
250
ps
100 terminated, 5 pF load
相關PDF資料
PDF描述
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相關代理商/技術參數(shù)
參數(shù)描述
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