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參數(shù)資料
| 型號： | AD9778BSVZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 53/56頁 |
| 文件大小： | 0K |
| 描述： | IC DAC 14BIT DUAL 1GSPS 100TQFP |
| 產(chǎn)品培訓模塊： | DAC Architectures |
| 標準包裝： | 1 |
| 位數(shù)： | 14 |
| 數(shù)據(jù)接口： | 并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 300mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP 裸露焊盤 |
| 供應商設備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
| 輸出數(shù)目和類型： | 4 電流，單極；4 電流，雙極 |
| 采樣率（每秒）： | 1G |
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AD9776/AD9778/AD9779
Rev. A | Page 6 of 56
DIGITAL SPECIFICATIONS
TMIN to TMAX, AVDD33 = 3.3 V, DVDD33 = 3.3 V, DVDD18 = 1.8 V, CVDD18 = 1.8 V,
= 20 mA, maximum sample rate, unless
otherwise noted. LVDS driver and receiver are compliant to the IEEE-1596 reduced range link, unless otherwise noted.
S
OUTF
I
Table 2. AD9776, AD9778, and AD9779 Digital Specifications
Parameter
Conditions
Min
Typ
Max
Unit
CMOS INPUT LOGIC LEVEL
Input VIN Logic High
2.0
V
Input VIN Logic Low
0.8
V
Maximum Input Data Rate at Interpolation
1×
300
MSPS
2×
250
MSPS
4×
200
MSPS
8×
125
MSPS
CMOS OUTPUT LOGIC LEVEL (DATACLK, PIN 37)1
Output VOUT Logic High
2.4
V
Output VOUT Logic Low
0.4
V
LVDS RECEIVER INPUTS (SYNC_I+, SYNC_I)
SYNC_I+ = VIA, SYNC_I = VIB
Input Voltage Range, VIA or VIB
825
1575
mV
Input Differential Threshold, VIDTH
100
+100
mV
Input Differential Hysteresis, VIDTHH VIDTHL
20
mV
Receiver Differential Input Impedance, RIN2
80
120
Ω
LVDS Input Rate
125
MSPS
Set-Up Time, SYNC_I to DAC Clock
0.2
ns
Hold Time, SYNC_I to DAC Clock
1
ns
LVDS DRIVER OUTPUTS (SYNC_O+, SYNC_O)
SYNC_O+ = VOA, SYNC_O = VOB, 100 Ω termination
Output Voltage High, VOA or VOB
825
1575
mV
Output Voltage Low, VOA or VOB
1025
mV
Output Differential Voltage, |VOD|
150
200
250
mV
Output Offset Voltage, VOS
1150
1250
mV
Output Impedance, RO
Single-ended
80
100
120
Ω
Maximum Clock Rate
1
GHz
DAC CLOCK INPUT (CLK+, CLK)
Differential Peak-to-Peak Voltage (CLK+, CLK)3
400
800
2000
mV
Common-Mode Voltage
300
400
500
mV
Maximum Clock Rate4
1
GSPS
SERIAL PERIPHERAL INTERFACE
Maximum Clock Rate (SCLK)
40
MHz
Minimum Pulse Width High
12.5
ns
Minimum Pulse Width Low
12.5
ns
1 Specification is at a DATACLK frequency of 100 MHz into a 1 kΩ load; maximum drive capability of 8 mA. At higher speeds or greater loads, best practice suggests
using an external buffer for this signal.
2 Guaranteed at 25°C. Can drift above 120 Ω at temperatures above 25°C.
3 When using the PLL, a differential swing of 2 V p-p is recommended.
4 Typical maximum clock rate when DVDD18 = CVDD18 = 1.9 V.
相關PDF資料 |
PDF描述 |
|---|---|
| DAC8420ES-REEL | IC DAC 12BIT QUAD SRL LP 16-SOIC |
| VE-B6W-MU-S | CONVERTER MOD DC/DC 5.5V 200W |
| VE-B6V-MU-S | CONVERTER MOD DC/DC 5.8V 200W |
| AD7834AN | IC DAC 14BIT QUAD SRL 28-DIP |
| VE-B6M-MU-S | CONVERTER MOD DC/DC 10V 200W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9778BSVZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual 12-/14-/16-Bit, 1 GSPS, Digital-to-Analog Converters |
| AD9778BSVZRL | 功能描述:IC DAC 14BIT DUAL 1GSPS 100TQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓模塊:Data Converter Fundamentals DAC Architectures 標準包裝:750 系列:- 設置時間:7µs 位數(shù):16 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:雙 ± 功率耗散（最大）:100mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-LCC（J 形引線） 供應商設備封裝:28-PLCC（11.51x11.51） 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:143k |
| AD9778BSVZRL1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual 12-/14-/16-Bit, 1 GSPS, Digital-to-Analog Converters |
| AD9778-EB | 制造商:Analog Devices 功能描述:EVAL BOARD 14-BIT DUAL INTERPOLATION DAC - Bulk |
| AD9778-EBZ | 制造商:Analog Devices 功能描述: |
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