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參數(shù)資料
| 型號： | AD9540BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 2/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN/SYNTHESIZER 48LFCSP |
| 標準包裝： | 750 |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 655MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 帶卷 (TR) |
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AD9540
Rev. A | Page 10 of 32
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
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20
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SDO
SDI/O
SCLK
CS
DVDD_
I/O
SYNC_
OUT
SYNC_IN/STATUS
I/O_UPDATE
S0
S1
S2
DGND
48
47
46
45
44
43
42
41
40
39
38
37
AVDD
DAC_
RSE
T
DRV_
R
SET
CP_RSET
AVDD
AGND
CLK2
REFIN
AVDD
AGND
1
2
3
4
5
6
7
8
9
10
11
12
AGND
AVDD
AGND
AVDD
IOUT
AVDD
AGND
I/O_RESET
RESET
DVDD
DGND
CP_VDD
AGND
OUT0
CP_VDD
AGND
CLK1
AVDD
AGND
DVDD
35
CP_OUT
36
34
33
32
31
30
29
28
27
26
25
AD9540
TOP VIEW
(Not to Scale)
PIN 1
INDICATOR
04947-
047
Figure 3. 48-Lead LFCSP Pin Configuration
Table 3. Pin Function Descriptions
Pin No.
Mnemonic
Description
1, 3, 8, 26, 30,
34, 37, 43,
AGND
Analog Ground.
2, 4, 7, 27, 38,
44, 48
AVDD
Analog Core Supply (1.8 V).
5
IOUT
DAC Analog Output.
6
IOUT
DAC Analog Complementary Output.
9
I/O_RESET
Resets the serial port when synchronization is lost in communications but does not reset the
device itself (active high). When not being used, this pin should be forced low, because it floats to
the threshold value.
10
RESET
Master Reset. Clears all accumulators and returns all registers to their default values (active high).
11, 25
DVDD
Digital Core Supply (1.8 V).
12, 24
DGND
Digital Ground.
13
SDO
Serial Data Output. Used only when the device is programmed for 3-wire serial data mode.
14
SDI/O
Serial Data Input/Output. When the part is programmed for 3-wire serial data mode, this is input
only; in 2-wire mode, it serves as both the input and output.
15
SCLK
Serial Data Clock. Provides the clock signal for the serial data port.
16
CS
Active Low Signal That Enables Shared Serial Buses. When brought high, the serial port ignores the
serial data clocks.
17
DVDD_I/O
Digital Interface Supply (3.3 V).
18
SYNC_OUT
Synchronization Clock Output.
19
SYNC_IN/STATUS
Bidirectional Dual Function Pin. Depending on device programming, this pin is either the direct
digital synthesizer’s (DDS) synchronization input (allows alignment of multiple subclocks), or the PLL
lock detect output signal.
20
I/O_UPDATE
This input pin, when set high, transfers the data from the I/O buffers to the internal registers on the
rising edge of the internal SYNC_CLK, which can be observed on SYNC_OUT.
相關(guān)PDF資料 |
PDF描述 |
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