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參數(shù)資料
| 型號： | AD9520-4BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 8/80頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
| 設(shè)計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 標準包裝： | 750 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:12，2:24 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.8GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
| 配用： | AD9520-4/PCBZ-ND - BOARD EVAL FOR AD9520-4 |
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AD9520-4
Data Sheet
Rev. A | Page 16 of 80
POWER DISSIPATION
Table 18.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
POWER DISSIPATION, CHIP
Does not include power dissipated in external resistors; all
LVPECL outputs terminated with 50 to VCC 2 V; all CMOS
outputs have 10 pF capacitive loading; VS_DRV = 3.3 V
Power-On Default
1.32
1.5
W
No clock; no programming; default register values
PLL Locked; One LVPECL Output Enabled
0.55
0.64
W
fREF = 25 MHz; fOUT = 250 MHz; VCO = 1.5 GHz; VCO divider = 2;
one LVPECL output and output divider enabled; zero delay off;
ICP = 4.8 mA
PLL Locked; One CMOS Output Enabled
0.52
0.62
W
fREF = 25 MHz; fOUT = 62.5 MHz; VCO = 1.5 GHz; VCO divider = 2;
one CMOS output and output divider enabled; zero delay off;
ICP = 4.8 mA
Distribution Only Mode; VCO Divider On;
One LVPECL Output Enabled
0.39
0.46
W
fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider = 2; one LVPECL
output and output divider enabled; zero delay off
Distribution Only Mode; VCO Divider Off;
One LVPECL Output Enabled
0.36
0.42
W
fCLK = 1.6 GHz; fOUT = 200 MHz; VCO divider bypassed; one LVPECL
output and output divider enabled; zero delay off
Maximum Power, Full Operation
1.5
1.7
W
PLL on; internal VCO = 1500 MHz; VCO divider = 2; all channel
dividers on; 12 LVPECL outputs at 125 MHz; zero delay on
PD Power-Down
60
80
mW
PD pin pulled low; does not include power dissipated in
termination resistors
PD Power-Down, Maximum Sleep
24
33
mW
PD pin pulled low; PLL power-down, Register 0x010[1:0] = 01b;
power down SYNC, Register 0x230[2] = 1b; power down
distribution reference, Register 0x230[1] = 1b
VCP Supply
4
4.8
mW
PLL operating; typical closed-loop configuration
POWER DELTAS, INDIVIDUAL FUNCTIONS
Power delta when a function is enabled/disabled
VCO Divider On/Off
32
40
mW
VCO divider not used
REFIN (Differential) Off
25
30
mW
Delta between reference input off and differential reference
input mode
REF1, REF2 (Single-Ended) On/Off
15
20
mW
Delta between reference inputs off and one singled-ended
reference enabled; double this number if both REF1 and REF2 are
powered up
VCO On/Off
67
104
mW
Internal VCO disabled; CLK input selected
PLL Dividers and Phase Detector On/Off
51
63
mW
PLL off to PLL on, normal operation; no reference enabled
LVPECL Channel
121
144
mW
No LVPECL output on to one LVPECL output on; channel divider
is set to 1
LVPECL Driver
51
73
mW
Second LVPECL output turned on, same channel
CMOS Channel
145
180
mW
No CMOS output on to one CMOS output on; channel divider
is set to 1; fOUT = 62.5 MHz and 10 pF of capacitive loading
CMOS Driver On/Off
11
24
mW
Additional CMOS outputs within the same channel turned on
Channel Divider Enabled
40
57
mW
Delta between divider bypassed (divide-by-1) and divide-by-2 to
divide-by-32
Zero Delay Block On/Off
30
34
mW
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| AD9520-5BCPZ-REEL7 | 功能描述:IC CLOCK GEN EXT VCO 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標準包裝:2,000 系列:- 類型:PLL 時鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP（7x7） 包裝:帶卷 (TR) |
| AD9521JH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Log/Antilog Amplifier |
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