參數(shù)資料
型號： AD9239BCPZ-170
廠商： Analog Devices Inc
文件頁數(shù)： 26/40頁
文件大?。?/td> 0K
描述： IC ADC 12BIT DUAL 170MSPS 72PIN
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 12
采樣率（每秒）： 170M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
功率耗散（最大）： 1.22W
電壓電源： 單電源
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 72-LFCSP
包裝： 托盤
輸入數(shù)目和類型： 8 個單端，單極；4 個差分，單極
AD9239
Data Sheet
Rev. C | Page 32 of 40
06
98
0-
10
4
NUMBER OF SDI/SDIO PINS CONNECTED TOGETHER
V
OH
(V
)
1.715
1.720
1.725
1.730
1.735
1.740
1.745
1.750
1.755
1.760
1.765
1.770
1.775
1.780
1.785
1.790
1.795
1.800
030
20
10
40
50
60
70
80
90
100
Figure 77. SDI/SDIO Pin Loading
DON’T CARE
SDIO
SCLK
tS
tDH
tHI
tCLK
tLO
tDS
tH
R/W
W1
W0
A12
A11
A10
A9A8
A7
D5D4D3D2D1D0
CSB
069
80
-028
Figure 78. Serial Timing Details
Table 14. Serial Timing Definitions
Parameter
Timing (Minimum, ns)
Description
tDS
5
Setup time between the data and the rising edge of SCLK
tDH
2
Hold time between the data and the rising edge of SCLK
tCLK
40
Period of the clock
tS
5
Setup time between CSB and SCLK
tH
2
Hold time between CSB and SCLK
tHI
16
Minimum period that SCLK should be in a logic high state
tLO
16
Minimum period that SCLK should be in a logic low state
tEN_SDI/SDIO
10
Minimum time for the SDI/SDIO pin to switch from an input to an output relative to the
SCLK falling edge (not shown in Figure 78)
tDIS_SDI/SDIO
10
Minimum time for the SDI/SDIO pin to switch from an output to an input relative to the
SCLK rising edge (not shown in Figure 78)
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PDF描述
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