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參數(shù)資料
| 型號(hào)： | AD7621ACPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 29/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 16BIT 2MSPS DIFF 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | PulSAR® |
| 位數(shù)： | 16 |
| 采樣率（每秒）： | 2M |
| 數(shù)據(jù)接口： | 串行，并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 86mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 托盤 |
| 輸入數(shù)目和類型： | 1 個(gè)差分，雙極 |
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AD7621
Rev. 0 | Page 6 of 32
Parameter
Symbol
Min
Typ
Max
Unit
External SCLK Setup Time
t31
5
ns
External SCLK Active Edge to SDOUT Delay
t32
1
8
ns
SDIN Setup Time
t33
5
ns
SDIN Hold Time
t34
5
ns
External SCLK Period
t35
12.5
ns
External SCLK High
t36
5
ns
External SCLK Low
t37
5
ns
1 See the Conversion Control section.
2 All timings for wideband warp mode are the same as warp mode.
3 In warp mode only, the time between conversions is 1 ms; otherwise, there is no required maximum time.
4 See the Digital Interface, and RESET sections.
5 In serial interface modes, the SYNC, SCLK, and SDOUT timings are defined with a maximum load CL of 10 pF; otherwise, the load is 60 pF maximum.
6 In serial master read during convert mode. See Table 4 for serial master read after convert mode timing specifications.
SERIAL CLOCK TIMING SPECIFICATIONS
Table 4. Serial Clock Timings in Master Read After Convert Mode
DIVSCLK[1]
0
1
DIVSCLK[0]
Symbol
0
1
0
1
Unit
SYNC to SCLK First Edge Delay Minimum
t18
0.5
3
ns
Internal SCLK Period Minimum
t19
8
16
32
64
ns
Internal SCLK Period Maximum
t19
12
25
50
100
ns
Internal SCLK High Minimum
t20
2
6
15
31
ns
Internal SCLK Low Minimum
t21
3
7
16
32
ns
SDOUT Valid Setup Time Minimum
t22
1
5
ns
SDOUT Valid Hold Time Minimum
t23
0
0.5
10
28
ns
SCLK Last Edge to SYNC Delay Minimum
t24
0
0.5
9
26
ns
BUSY High Width Maximum (Wideband and Warp Modes)
t28
0.500
0.720
1.160
2.040
μs
BUSY High Width Maximum (Normal Mode)
t28
0.650
0.870
1.310
2.190
μs
BUSY High Width Maximum (Impulse Mode)
t28
0.780
1.000
1.440
2.320
μs
04565-002
NOTE
IN SERIAL INTERFACE MODES, THE SYNC, SCLK AND
SDOUT ARE DEFINED WITH A MAXIMUM LOAD.
CL OF 10pF; OTHERWISE, THE LOAD IS 60pF MAXIMUM.
500
μAI
OL
500
μAI
OH
1.4V
TO OUTPUT
PIN
CL
50pF
Figure 2. Load Circuit for Digital Interface Timing,
SDOUT, SYNC, and SCLK Outputs, CL = 10 pF
0.8V
2V
0.8V
2V
tDELAY
05665-003
Figure 3. Voltage Reference Levels for Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-B01-MX-F2 | CONVERTER MOD DC/DC 12V 75W |
| AD574AKPZ | IC ADC 12BIT W/REF/CLK 28-PLCC |
| UP050B181K-B-B | CAP CER 180PF 50V 10% AXIAL |
| 97-3108B-18-16P | CONN PLUG RT ANG 1POS W/PINS |
| LTC2257IUJ-14#PBF | IC ADC 14BIT 40MSPS 1.8V 40-QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD7621ACPZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Bit, 2 LSB INL, 3 MSPS PulSAR?? ADC |
| AD7621ACPZRL | 功能描述:IC ADC 16BIT 2MSPS DIFF 48LFCSP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:PulSAR® 標(biāo)準(zhǔn)包裝:1 系列:- 位數(shù):14 采樣率（每秒）:83k 數(shù)據(jù)接口:串行，并聯(lián) 轉(zhuǎn)換器數(shù)目:1 功率耗散（最大）:95mW 電壓電源:雙 ± 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:28-DIP（0.600"，15.24mm） 供應(yīng)商設(shè)備封裝:28-PDIP 包裝:管件 輸入數(shù)目和類型:1 個(gè)單端，雙極 |
| AD7621ACPZRL1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:16-Bit, 2 LSB INL, 3 MSPS PulSAR?? ADC |
| AD7621AST | 制造商:Analog Devices 功能描述:ADC Single SAR 3Msps 16-bit Parallel/Serial 48-Pin LQFP 制造商:Analog Devices 功能描述:IC 16-BIT ADC |
| AD7621ASTRL | 制造商:Analog Devices 功能描述:ADC Single SAR 3Msps 16-bit Parallel/Serial 48-Pin LQFP T/R |
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