參數(shù)資料
型號: AD73511
廠商: Analog Devices, Inc.
英文描述: Low-Power CMOS Analog Front End with Flash based DSP Microcomputer(帶閃速DSP微計算機的單模擬前端)
中文描述: 低功耗CMOS模擬前端與閃存的DSP微機(帶閃速DSP的微計算機的單模擬前端)
文件頁數(shù): 7/12頁
文件大小: 77K
代理商: AD73511
–7–
REV. PrA 08/99
AD73511
Prelimnary Technical Data
POWER CONSUMPTION
PRELMNARY
DATA
0
10
10
10
10
30
TECHNCAL
20
ns min SDI/SDIFS Setup Before SCLK Low
ns min SDI/SDIFS Hold After SCLK Low
ns max SDOFS Delay From SCLK High
ns min SDOFS Hold After SCLK High
ns min SDO Hold After SCLK High
ns max SDO Delay From SCLK High
ns max SCLK Delay from MCLK
CONDIT IONS
T yp.
Max.
SE
MCLK On
T est Conditions
AFE SECT ION
ADC On Only
ADC and DAC On
REFCAP On Only
REFCAP and
REFOUT On Only
All AFE Sections Off
7
11
0.65
2.7
7.2
12
1.00
3.8
1
1
0
0
Y ES
Y ES
NO
NO
REFOUT Disabled
REFOUT Disabled
REFOUT Disabled
0.6
0.65
0
Y ES
MCLK Active Levels Equal to 0V
and DVDD
Digital Inputs Static and Equal to
0 V or DVDD
All AFE Sections Off
2 μA
10 μA
0
NO
DSP SECT ION
Idle Mode
Dynamic
6.4
43
-
-
-
-
T he above values are in mA and are typical values unless otherwise noted.
TIMNGCHARACTERISTICS - AFE SECTION
Parameter
Limit
Units
Description
Clock Signals
t
1
t
2
t
3
Serial Port
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
See Figure 1
61
24.4
24.4
ns min MCLK Width High
ns min MCLK Width Low
See Figures 3 and 4
ns min SCLK Period (SCLK = MCLK )
0.4 * t
1
ns min SCLK Width High
0.4 * t
1
ns min SCLK Width Low
t
1
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PDF描述
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