- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄10030 > AD6654CBC (Analog Devices Inc)IC ADC 14BIT W/4CH RSP 256CSPBGA PDF資料下載
參數(shù)資料
| 型號： | AD6654CBC |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 88/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 14BIT W/4CH RSP 256CSPBGA |
| 標準包裝： | 1 |
| 位數(shù)： | 14 |
| 采樣率（每秒）： | 92.16M |
| 數(shù)據(jù)接口： | 串行，并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 2.5W |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -25°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA，CSPBGA |
| 供應商設備封裝： | 256-CSPBGA（17x17） |
| 包裝： | 托盤 |
| 輸入數(shù)目和類型： | 1 個差分，單極 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁當前第88頁
AD6654
Rev. 0 | Page 9 of 88
TIMING CHARACTERISTICS
Table 7.
Temp
Test Level
Min
Typ
Max
Unit
CLK TIMING REQUIREMENTS
tCLK
CLK Period
Full
IV
10.85
ns
tCLKL
CLK Width Low
Full
IV
5.154
0.5 × tCLK
ns
tCLKH
CLK Width High
Full
IV
5.154
0.5 × tCLK
ns
INPUT WIDEBAND DATA TIMING REQUIREMENTS
tDEXP
↑CLK to EXP[2:0] Delay
Full
IV
5.98
10.74
ns
PARALLEL OUTPUT PORT TIMING REQUIREMENTS (MASTER)
tDPREQ
↑PCLK to ↑Px REQ Delay (x = A, B, C)
Full
IV
1.77
3.86
ns
tDPP
↑PCLK to Px[15:0] Delay (x = A, B, C)
Full
IV
2.07
5.29
ns
tDPIQ
↑PCLK to Px IQ Delay (x = A, B, C)
Full
IV
0.48
5.49
ns
tDPCH
↑PCLK to Px CH[2:0] Delay (x = A, B, C)
Full
IV
0.38
5.35
ns
tDPGAIN
↑PCLK to Px Gain Delay (x = A, B, C)
Full
IV
0.23
4.95
ns
tSPA
Px ACK to
↑PCLK Setup Time (x = A, B, C)
Full
IV
4.59
ns
tHPA
Px ACK to
↑PCLK Hold Time (x = A, B, C)
Full
IV
0.90
ns
PARALLEL OUTPUT PORT TIMING REQUIREMENTS (SLAVE)
tPCLK
PCLK Period
Full
IV
5.0
ns
tPCLKL
PCLK Low Period
Full
IV
1.7
0.5 × tPCLK
ns
tPCLKH
PCLK High Period
Full
IV
0.7
0.5 × tPCLK
ns
tDPREQ
↑PCLK to ↑Px REQ Delay (x = A, B, C)
Full
IV
4.72
8.87
ns
tDPP
↑PCLK to Px[15:0] Delay (x = A, B, C)
Full
IV
4.8
8.48
ns
tDPIQ
↑PCLK to Px IQ Delay (x = A, B, C)
Full
IV
4.83
10.94
ns
tDPCH
↑PCLK to Px CH[2:0] Delay (x = A, B, C)
Full
IV
4.88
10.09
ns
tDPGAIN
↑PCLK to Px Gain Delay (x = A, B, C)
Full
IV
5.08
11.49
ns
tSPA
Px ACK to
↓PCLK Setup Time (x = A, B, C)
Full
IV
6.09
ns
tHPA
Px ACK to
↓PCLK Hold Time (x = A, B, C)
Full
IV
1.0
ns
MISC PINS TIMING REQUIREMENTS
tRESET
RESET Width Low
Full
IV
30
ns
tDIRP
CPUCLK/SCLK to IRP Delay
Full
V
7.5
ns
tSSYNC
SYNC(0, 1, 2, 3) to
↑CLK Setup Time
Full
IV
0.87
ns
tHSYNC
SYNC(0, 1, 2, 3) to
↑CLK Hold Time
Full
IV
0.67
ns
1 All timing specifications are valid over the VDDCORE range of 1.7 V to 1.9 V, and the VDDIO range of 3.0 V to 3.6 V.
2 CLOAD = 40 pF on all outputs, unless otherwise noted.
3 These timing parameters are derived from the ADC ENC rate with DDC CLK driven directly from ADC DR output.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-26R-MX-F4 | CONVERTER MOD DC/DC 7.5V 75W |
| LTC1348IG#TRPBF | IC TXRX 3.3V/5V RS232 28-SSOP |
| AD1555AP | IC ADC PGA 24BIT LN 28PLCC |
| AD9639BCPZRL-170 | IC ADC 12B 170MSPS QUAD 72LFCSP |
| SP332ET-L/TR | IC TXRX RS232/485 SRL 28WSOIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD6654CBCZ | 功能描述:IC ADC 14BIT W/4CH RSP 256CSPBGA RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:250 系列:- 位數(shù):12 采樣率（每秒）:1.8M 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 功率耗散（最大）:1.82W 電壓電源:模擬和數(shù)字 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-LQFP 供應商設備封裝:48-LQFP（7x7） 包裝:管件 輸入數(shù)目和類型:2 個單端，單極 |
| AD6654XBCZ | 制造商:Analog Devices 功能描述:14-BIT, 92.16 MSPS, 4 & 6-CHANNEL WIDEBAND IF TO BASE BAND R - Bulk |
| AD6655 | 制造商:AD 制造商全稱:Analog Devices 功能描述:IF Diversity Receiver |
| AD6655-125EBZ | 功能描述:BOARD EVAL W/AD6655 & SOFTWARE RoHS:是 類別:RF/IF 和 RFID >> RF 評估和開發(fā)套件，板 系列:- 標準包裝:1 系列:- 類型:GPS 接收器 頻率:1575MHz 適用于相關(guān)產(chǎn)品:- 已供物品:模塊 其它名稱:SER3796 |
| AD6655-125EBZ1 | 制造商:AD 制造商全稱:Analog Devices 功能描述:IF Diversity Receiver |
發(fā)布緊急采購，3分鐘左右您將得到回復。