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參數(shù)資料
| 型號(hào)： | AD1933YSTZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 25/28頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 24BIT SRL/SPI 8CH |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 位數(shù)： | 24 |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 8 |
| 電壓電源： | 模擬和數(shù)字 |
| 功率耗散（最大）： | 429mW |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-LQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 輸出數(shù)目和類型： | 8 電壓，雙極 |
| 采樣率（每秒）： | 192k |
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AD1933
Data Sheet
Rev. E | Page 6 of 28
TIMING SPECIFICATIONS
40°C < TC < +125°C, DVDD = 3.3 V ± 10%.
Table 7.
Parameter
Condition
Comments
Min
Max
Unit
INPUT MASTER CLOCK (MCLK) AND RESET
tMH
MCLK duty cycle
DAC clock source = PLL clock @ 256 fS, 384 fS,
512 fS, and 768 fS
40
60
%
tMH
DAC clock source = direct MCLK @ 512 fS
(bypass on-chip PLL)
40
60
%
fMCLK
MCLK frequency
PLL mode, 256 fS reference
6.9
13.8
MHz
fMCLK
Direct 512 fS mode
27.6
MHz
tPDR
RST low
15
ns
tPDRR
RST recovery
Reset to active output
4096
tMCLK
PLL
Lock Time
MCLK and LR clock input
10
ms
256 fS VCO Clock, Output Duty Cycle
MCLKO/XO Pin
40
60
%
SPI PORT
tCCH
CCLK high
35
ns
tCCL
CCLK low
35
ns
fCCLK
CCLK frequency
10
MHz
tCDS
CIN setup
To CCLK rising
10
ns
tCDH
CIN hold
From CCLK rising
10
ns
tCLS
CLATCH setup
To CCLK rising
10
ns
tCLH
CLATCH hold
From CCLK rising
10
ns
tCLHIGH
CLATCH high
Not shown in Figure 9
10
ns
tCOE
COUT enable
From CCLK falling
30
ns
tCOD
COUT delay
From CCLK falling
30
ns
tCOH
COUT hold
From CCLK falling, not shown in Figure 9
30
ns
tCOTS
COUT tristate
From CCLK falling
30
ns
DAC SERIAL PORT
tDBH
DBCLK high
Slave mode
10
ns
tDBL
DBCLK low
Slave mode
10
ns
tDLS
DLRCLK setup
To DBCLK rising, slave mode
10
ns
tDLH
DLRCLK hold
From DBCLK rising, slave mode
5
ns
tDLS
DLRCLK skew
From DBCLK falling, master mode
8
+8
ns
tDDS
DSDATA setup
To DBCLK rising
10
ns
tDDH
DSDATA hold
From DBCLK rising
5
ns
AUXTDM SERIAL PORT
tABH
AUXTDMBCLK high
Slave mode
10
ns
tABL
AUXTDMBCLK low
Slave mode
10
ns
tALS
AUXTDMLRCLK setup
To AUXTDMBCLK rising, slave mode
10
ns
tALH
AUXTDMLRCLK hold
From AUXTDMBCLK rising, slave mode
5
ns
tALS
AUXTDMLRCLK skew
From AUXTDMBCLK falling, master mode
8
+8
ns
tDDS
DSDATA setup
To AUXTDMBCLK, not shown in Figure 17
10
ns
tDDH
DSDATA hold
From AUXTDMBCLK rising, not shown in Figure 17
5
ns
AUXILIARY INTERFACE
tDXDD
AUXDATA delay
From AUXBCLK falling
18
ns
tXBH
AUXBCLK high
10
ns
tXBL
AUXBCLK low
10
ns
tDLS
AUXLRCLK setup
To AUXBCLK rising
10
ns
tDLH
AUXLRCLK hold
From AUXBCLK rising
5
ns
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| AD1934WBSTZ-RL | 功能描述:IC DAC 8CH W/ON-CHIP PLL 48LQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓(xùn)模塊:LTC263x 12-, 10-, and 8-Bit VOUT DAC Family 特色產(chǎn)品:LTC2636 - Octal 12-/10-/8-Bit SPI VOUT DACs with 10ppm/°C Reference 標(biāo)準(zhǔn)包裝:91 系列:- 設(shè)置時(shí)間:4µs 位數(shù):10 數(shù)據(jù)接口:MICROWIRE?，串行，SPI? 轉(zhuǎn)換器數(shù)目:8 電壓電源:單電源 功率耗散（最大）:2.7mW 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:14-WFDFN 裸露焊盤 供應(yīng)商設(shè)備封裝:14-DFN-EP（4x3） 包裝:管件 輸出數(shù)目和類型:8 電壓，單極 采樣率（每秒）:* |
| AD1934YSTZ | 功能描述:IC DAC 8CH W/ON-CHIP PLL 48LQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:50 系列:- 設(shè)置時(shí)間:4µs 位數(shù):12 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 電壓電源:單電源 功率耗散（最大）:- 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:8-TSSOP，8-MSOP（0.118"，3.00mm 寬） 供應(yīng)商設(shè)備封裝:8-uMAX 包裝:管件 輸出數(shù)目和類型:2 電壓，單極 采樣率（每秒）:* 產(chǎn)品目錄頁(yè)面:1398 (CN2011-ZH PDF) |
| AD1934YSTZ-RL | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
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