- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379543 > A54SX08A-3CQ208B (Electronic Theatre Controls, Inc.) SX-A Family FPGAs PDF資料下載
參數(shù)資料
| 型號： | A54SX08A-3CQ208B |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | SX-A Family FPGAs |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件頁數(shù)： | 38/108頁 |
| 文件大小： | 720K |
| 代理商： | A54SX08A-3CQ208B |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁當(dāng)前第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁
SX-A Family FPGAs
2-18
v5.1
Timing Characteristics
Table 2-14
A54SX08A Timing Characteristics
(Worst-Case Commercial Conditions, V
CCA
= 2.25 V
,
V
CCI
= 3.0 V, T
J
= 70
°
C)
Parameter
Description
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max.
Min.
Max.
Min. Max.
C-Cell Propagation Delays
1
t
PD
Predicted Routing Delays
2
Internal Array Module
0.9
1.1
1.2
1.7
ns
t
DC
FO = 1 Routing Delay, Direct Connect
0.1
0.1
0.1
0.1
ns
t
FC
FO = 1 Routing Delay, Fast Connect
0.3
0.3
0.4
0.6
ns
t
RD1
FO = 1 Routing Delay
0.3
0.4
0.5
0.6
ns
t
RD2
FO = 2 Routing Delay
0.5
0.5
0.6
0.8
ns
t
RD3
FO = 3 Routing Delay
0.6
0.7
0.8
1.1
ns
t
RD4
FO = 4 Routing Delay
0.8
0.9
1
1.4
ns
t
RD8
FO = 8 Routing Delay
1.4
1.5
1.8
2.5
ns
t
RD12
FO = 12 Routing Delay
2
2.2
2.6
3.6
ns
R-Cell Timing
t
RCO
Sequential Clock-to-Q
0.7
0.8
0.9
1.3
ns
t
CLR
Asynchronous Clear-to-Q
0.6
0.6
0.8
1.0
ns
t
PRESET
Asynchronous Preset-to-Q
0.7
0.7
0.9
1.2
ns
t
SUD
Flip-Flop Data Input Set-Up
0.7
0.8
0.9
1.2
ns
t
HD
Flip-Flop Data Input Hold
0.0
0.0
0.0
0.0
ns
t
WASYN
Asynchronous Pulse Width
1.4
1.5
1.8
2.5
ns
t
RECASYN
Asynchronous Recovery Time
0.4
0.4
0.5
0.7
ns
t
HASYN
Asynchronous Hold Time
0.3
0.3
0.4
0.6
ns
t
MPW
Clock Pulse Width
1.6
1.8
2.1
2.9
ns
Input Module Propagation Delays
t
INYH
Input Data Pad to Y High 2.5 V LVCMOS
0.8
0.9
1.0
1.4
ns
t
INYL
Input Data Pad to Y Low 2.5 V LVCMOS
1.0
1.2
1.4
1.9
ns
t
INYH
Input Data Pad to Y High 3.3 V PCI
0.6
0.6
0.7
1.0
ns
t
INYL
Input Data Pad to Y Low 3.3 V PCI
0.7
0.8
0.9
1.3
ns
t
INYH
Input Data Pad to Y High 3.3 V LVTTL
0.7
0.7
0.9
1.2
ns
t
INYL
Input Data Pad to Y Low 3.3 V LVTTL
1.0
1.1
1.3
1.8
ns
Notes:
1. For dual-module macros, use t
PD
+ t
RD1
+ t
PDn
, t
RCO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A54SX16A-3CQ208B | SX-A Family FPGAs |
| A54SX72A-3CQ208B | SX-A Family FPGAs |
| A54SX32A-3CQ208B | SX-A Family FPGAs |
| A54SX08A-3CQ208I | SX-A Family FPGAs |
| A54SX16A-3CQ208I | SX-A Family FPGAs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A54SX08A-3CQ208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-3CQ208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-3FG208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-3FG208A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
| A54SX08A-3FG208B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SX-A Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。