TTL Output Module Timing5 (continued" />
參數資料
型號： A42MX16-TQG176A
廠商： Microsemi SoC
文件頁數： 118/142頁
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描述： IC FPGA MX SGL CHIP 24K 176-TQFP
標準包裝： 40
系列： MX
輸入/輸出數： 140
門數： 24000
電源電壓： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 176-LQFP
供應商設備封裝： 176-TQFP（24x24）
40MX and 42MX FPGA Families
Re vi s i on 11
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TTL Output Module Timing5 (continued)
tLH
I/O Latch Output Hold
0.0
ns
tLCO
I/O Latch Clock-to-Out
(Pad-to-Pad) 32 I/O
7.7
8.5
9.6
11.3
15.9
ns
tACO
Array Latch Clock-to-Out
(Pad-to-Pad) 32 I/O
14.8
16.5
18.7
22.0
30.8
ns
dTLH
Capacitive Loading, LOW to HIGH
0.05
0.06
0.07
0.10 ns/pF
dTHL
Capacitive Loading, HIGH to LOW
0.04
0.05
0.06
0.08 ns/pF
CMOS Output Module Timing5
tDLH
Data-to-Pad HIGH
4.8
5.3
5.5
6.4
9.0
ns
tDHL
Data-to-Pad LOW
3.5
3.9
4.1
4.9
6.8
ns
tENZH
Enable Pad Z to HIGH
3.6
4.0
4.5
5.3
7.4
ns
tENZL
Enable Pad Z to LOW
3.4
4.0
5.0
5.8
8.2
ns
tENHZ
Enable Pad HIGH to Z
7.2
8.0
9.0
10.7
14.9
ns
tENLZ
Enable Pad LOW to Z
6.7
7.5
8.5
9.9
13.9
ns
tGLH
G-to-Pad HIGH
6.8
7.6
8.6
10.1
14.2
ns
tGHL
G-to-Pad LOW
6.8
7.6
8.6
10.1
14.2
ns
tLSU
I/O Latch Set-Up
0.7
0.8
1.0
1.4
ns
tLH
I/O Latch Hold
0.0
ns
tLCO
I/O Latch Clock-to-Out
(Pad-to-Pad) 32 I/O
7.7
8.5
9.6
11.3
15.9
ns
tACO
Array Latch Clock-to-Out
(Pad-to-Pad) 32 I/O
14.8
16.5
18.7
22.0
30.8
ns
dTLH
Capacitive Loading, LOW to HIGH
0.05
0.06
0.07
0.10 ns/pF
dTHL
Capacitive Loading, HIGH to LOW
0.04
0.05
0.06
0.08 ns/pF
tHEXT
Input
Latch
External
Hold
FO = 32
FO = 486
3.9
4.6
4.3
5.2
4.9
5.8
5.7
6.9
8.1
9.6
ns
tP
Minimum Period
(1/fMAX)
FO = 32
FO = 486
7.8
8.6
8.7
9.5
10.4
10.8
11.9
18.2
19.9
ns
Table 1-37 A42MX24 Timing Characteristics (Nominal 3.3 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 3.0 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed –F Speed
Units
Parameter / Description
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input.
External setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an
external PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關PDF資料
PDF描述
HMC40DRYS CONN EDGECARD 80POS DIP .100 SLD
A54SX32A-2FG144 IC FPGA SX 48K GATES 144-FBGA
HMC35DRAS CONN EDGECARD 70POS R/A .100 SLD
A54SX32A-2FGG144 IC FPGA SX 48K GATES 144-FBGA
A54SX32A-1FGG144I IC FPGA SX 48K GATES 144-FBGA
相關代理商/技術參數
參數描述
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A42MX16-TQG176M 制造商:Microsemi Corporation 功能描述:FPGA 24K GATES 608 CELLS 103MHZ/172MHZ 0.45UM 3.3V/5V 176TQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 140 I/O 176TQFP
A42MX16-TQG176X288 制造商:Microsemi Corporation 功能描述:
A42MX16VQ100 制造商:Microsemi SOC Products Group 功能描述:
A42MX16-VQ100 功能描述:IC FPGA MX SGL CHIP 24K 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:40 系列:SX-A LAB/CLB數:6036 邏輯元件/單元數:- RAM 位總計:- 輸入/輸出數:360 門數:108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27）
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