2-38 Revision 11 I/O Register Specifications Fully Registered I/O Buffers with Synchronous Enabl" />
參數(shù)資料
型號： A3PN125-Z2VQG100I
廠商： Microsemi SoC
文件頁數(shù)： 63/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 125K GATES 100-VQFP
標準包裝： 90
系列： ProASIC3 nano
RAM 位總計： 36864
輸入/輸出數(shù)： 71
門數(shù)： 125000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
ProASIC3 nano DC and Switching Characteristics
2-38
Revision 11
I/O Register Specifications
Fully Registered I/O Buffers with Synchronous Enable and
Asynchronous Preset
Figure 2-10 Timing Model of Registered I/O Buffers with Synchronous Enable and Asynchronous Preset
INBUF
TRIBUF
CLKBUF
INBUF
CLKBUF
Data Input I/O Register with:
Active High Enable
Active High Preset
Positive-Edge Triggered
Data Output Register and
Enable Output Register with:
Active High Enable
Active High Preset
Postive-Edge Triggered
Pad
Out
CLK
Enable
Preset
Data_out
Data
EOUT
DOUT
Enable
CLK
DQ
DFN1E1P1
PRE
DQ
DFN1E1P1
PRE
DQ
DFN1E1P1
PRE
D_Enable
A
B
C
D
E
F
G
H
I
J
L
K
Y
Core
Array
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PDF描述
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參數(shù)描述
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