參數(shù)資料
型號(hào)： A3PN030-Z2QNG48
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC48
封裝： 6 X 6 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-48
文件頁(yè)數(shù)： 58/100頁(yè)
文件大?。?/td> 3284K
代理商： A3PN030-Z2QNG48
ProASIC3 nano DC and Switching Characteristics
2- 46
Advance v0.2
Timing Characteristics
Figure 2-22 Timing Model and Waveforms
PRE
CLR
Out
CLK
Data
EN
tSUE
50%
tSUD
tHD
50%
tCLKQ
0
tHE
tRECPRE
tREMPRE
tRECCLR
tREMCLR
tWCLR
tWPRE
tPRE2Q
tCLR2Q
tCKMPWHtCKMPWL
50%
Table 2-62 Register Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tCLKQ
Clock-to-Q of the Core Register
0.55
0.63
0.74
ns
tSUD
Data Setup Time for the Core Register
0.43
0.49
0.57
ns
tHD
Data Hold Time for the Core Register
0.00
ns
tSUE
Enable Setup Time for the Core Register
0.45
0.52
0.61
ns
tHE
Enable Hold Time for the Core Register
0.00
ns
tCLR2Q
Asynchronous Clear-to-Q of the Core Register
0.40
0.45
0.53
ns
tPRE2Q
Asynchronous Preset-to-Q of the Core Register
0.40
0.45
0.53
ns
tREMCLR
Asynchronous Clear Removal Time for the Core Register
0.00
ns
tRECCLR
Asynchronous Clear Recovery Time for the Core Register
0.22
0.25
0.30
ns
tREMPRE
Asynchronous Preset Removal Time for the Core Register
0.00
ns
tRECPRE
Asynchronous Preset Recovery Time for the Core Register
0.22
0.25
0.30
ns
tWCLR
Asynchronous Clear Minimum Pulse Width for the Core Register
0.22
0.25
0.30
ns
tWPRE
Asynchronous Preset Minimum Pulse Width for the Core Register
0.22
0.25
0.30
ns
tCKMPWH
Clock Minimum Pulse Width HIGH for the Core Register
0.36
0.41
0.48
ns
tCKMPWL
Clock Minimum Pulse Width LOW for the Core Register
0.32
0.37
0.43
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關(guān)PDF資料
PDF描述
A3PN030-Z2QNG68I FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-Z2QNG68 FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-Z2VQ100I FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-Z2VQ100 FPGA, 768 CLBS, 30000 GATES, PQFP100
A3PN030-Z2VQG100I FPGA, 768 CLBS, 30000 GATES, PQFP100
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A3PN030-Z2QNG48I 功能描述:IC FPGA NANO 30K GATES 48-QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3PN030-Z2QNG68 功能描述:IC FPGA NANO 30K GATES 68-QFN RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
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A3PN030-Z2VQ100 功能描述:IC FPGA NANO 30K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3PN030-Z2VQ100I 功能描述:IC FPGA NANO 30K GATES 100-VQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 nano 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
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