參數(shù)資料
型號： A3PN030-Z2QNG48
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC48
封裝： 6 X 6 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-48
文件頁數(shù)： 26/100頁
文件大小： 3284K
代理商： A3PN030-Z2QNG48
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-17
Table 2-18 Summary of I/O Timing Characteristics—Software Default Settings (at 35 pF)
STD Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst Case VCC = 1.425 V
For A3PN060, A3PN125, and A3PN250
I/O Standard
D
ri
v
e
St
re
n
g
th
(m
A)
Slew
Rate
Capacitive
Load
(pF)
t DO
UT
(ns)
t DP
(ns)
t DI
N
(ns)
t PY
(n
s)
t PYS
(ns)
t EO
UT
(ns)
t ZL
(n
s)
t ZH
(ns)
t LZ
(n
s)
t HZ
(ns)
3.3 V LVTTL / 3.3 V LVCMOS
8
High
35
0.60 4.85 0.04 1.12 TBD 0.43 4.17 3.40 2.69 3.14
3.3 V LVCMOS Wide Range
Any 1 High
35
TBD TBD TBD TBD TBD TBD TBD TBD TBD TBD
2.5 V LVCMOS
8
High
35
0.60 5.11 0.04 1.39 TBD 0.43 4.24 4.16 2.69 2.97
1.8 V LVCMOS
4
High
35
0.60 6.75 0.04 1.31 TBD 0.43 4.96 5.40 2.74 2.84
1.5 V LVCMOS
2
High
35
0.60 8.10 0.04 1.52 TBD 0.43 5.78 6.45 2.80 2.79
Notes:
1. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range, as specified in the JESD8-B
specification.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
Table 2-19 Summary of I/O Timing Characteristics—Software Default Settings (at 10 pF)
STD Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst Case VCC = 1.425 V
For A3PN020, A3PN015, and A3PN010
I/O Standard
D
riv
e
St
re
n
g
th
(m
A
)
Slew
Rate
Ca
pa
ci
ti
ve
Loa
d
(pF)
t DO
U
T
(ns)
t DP
(ns)
t DI
N
(ns)
t PY
(ns)
t PYS
(ns)
t EO
U
T
(ns)
t ZL
(ns)
t ZH
(ns)
t LZ
(ns)
t HZ
(ns)
3.3 V LVTTL / 3.3 V LVCMOS
8
High
10
0.60 2.97 0.04 1.12 1.51 0.43 2.60 2.02 2.69 3.14
3.3 V LVCMOS Wide Range
Any 1 High
10
TBD TBD TBD TBD TBD TBD TBD TBD TBD TBD
2.5 V LVCMOS
8
High
10
0.603.010.041.391.610.432.642.252.69 2.97
1.8 V LVCMOS
4
High
10
0.603.490.041.311.890.433.042.702.74 2.84
1.5 V LVCMOS
2
High
10
0.604.040.041.522.140.433.503.112.80 2.79
Notes:
1. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range, as specified in the JESD8-B
specification.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
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PDF描述
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