參數(shù)資料
型號： A3PN030-Z2QNG48
元件分類： FPGA
英文描述： FPGA, 768 CLBS, 30000 GATES, QCC48
封裝： 6 X 6 MM, 0.90 MM HEIGHT, 0.40 MM PITCH, ROHS COMPLIANT, QFN-48
文件頁數(shù)： 23/100頁
文件大?。?/td> 3284K
代理商： A3PN030-Z2QNG48
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-15
Overview of I/O Performance
Summary of I/O DC Input and Output Levels – Default I/O Software
Settings
Table 2-14 Summary of Maximum and Minimum DC Input and Output Levels
Applicable to Commercial and Industrial Conditions—Software Default Settings
I/O Standard
Drive
Strength
Slew
Rate
VIL
VIH
VOL
VOH
IOL
1 I
OH
1
Min, V
Max, V
Min, V
Max, V
Min, V
mA
3.3 V LVTTL /
3.3 V LVCMOS
8 mA
High
–0.3
0.8
2
3.6
0.4
2.4
8
3.3 V LVCMOS
Wide Range
Any 2
High
–0.3
0.8
2
3.6
0.2
VCCI – 0.2
100
A
100
A
2.5 V LVCMOS
8 mA
High
–0.3
0.7
1.7
3.6
0.7
1.7
8
1.8 V LVCMOS
4 mA
High
–0.3
0.35 * VCCI 0.65 * VCCI
3.6
0.45
VCCI – 0.45
4
1.5 V LVCMOS
2 mA
High
–0.3
0.35 * VCCI 0.65 * VCCI
3.6
0.25 * VCCI 0.75 * VCCI
22
Notes:
1. Currents are measured at 85°C junction temperature.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range, as specified in the JESD8-B
specification.
Table 2-15 Summary of Maximum and Minimum DC Input Levels
Applicable to Commercial and Industrial Conditions
DC I/O Standards
Commercial 1
Industrial 2
IIL
3
IIH
4
IIL
3
IIH
4
A
3.3 V LVTTL / 3.3 V LVCMOS
10
15
3.3 V LVCMOS Wide Range
10
15
2.5 V LVCMOS
10
15
1.8 V LVCMOS
10
15
1.5 V LVCMOS
10
15
Notes:
1. Commercial range (–20°C < TA < 70°C)
2. Industrial range (–40°C < TA < 85°C)
3. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN <
VIL.
4. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input
current is larger when operating outside recommended ranges.
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PDF描述
A3PN030-Z2QNG68I FPGA, 768 CLBS, 30000 GATES, QCC68
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