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參數(shù)資料
| 型號： | A3PE600-2FGG484I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 140/162頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 600000 GATES 484-FBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | ProASIC3E |
| RAM 位總計(jì)： | 110592 |
| 輸入/輸出數(shù)： | 270 |
| 門數(shù)： | 600000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
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ProASIC3E Flash Family FPGAs
Revision 13
2-65
Timing Characteristics
VersaTile Specifications as a Sequential Module
The ProASIC3E library offers a wide variety of sequential cells, including flip-flops and latches. Each has
a data input and optional enable, clear, or preset. In this section, timing characteristics are presented for
a representative sample from the library. For more details, refer to the Fusion, IGLOO/e, and ProASIC3/E
Table 2-93 Combinatorial Cell Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Combinatorial Cell
Equation
Parameter
–2
–1
Std.
Units
INV
Y = !A
tPD
0.40
0.46
0.54
ns
AND2
Y = A B
tPD
0.47
0.54
0.63
ns
NAND2
Y = !(A B)
tPD
0.47
0.54
0.63
ns
OR2
Y = A + B
tPD
0.49
0.55
0.65
ns
NOR2
Y = !(A + B)
tPD
0.49
0.55
0.65
ns
XOR2
Y = A
Bt
PD
0.74
0.84
0.99
ns
MAJ3
Y = MAJ(A , B, C)
tPD
0.70
0.79
0.93
ns
XOR3
Y = A
B Ct
PD
0.87
1.00
1.17
ns
MUX2
Y = A !S + B S
tPD
0.51
0.58
0.68
ns
AND3
Y = A B C
tPD
0.56
0.64
0.75
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
Figure 2-36 Sample of Sequential Cells
DQ
DFN1
Data
CLK
Out
D
Q
DFN1C1
Data
CLK
Out
CLR
DQ
DFI1E1P1
Data
CLK
Out
En
PRE
D
Q
DFN1E1
Data
CLK
Out
En
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3PE600-2FG484I | IC FPGA 600000 GATES 484-FBGA |
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| HCC65DRYH-S93 | CONN EDGECARD 130PS DIP .100 SLD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| A3PE600-2FGG896ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
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