2-30 Revision 13 1.2 V DC Core Voltage Table 2-32 Summary of I/O Timing Characteristics—" />
參數(shù)資料
型號： A3P250L-FGG144I
廠商： Microsemi SoC
文件頁數(shù)： 184/242頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 250K 144-FBGA
標(biāo)準(zhǔn)包裝： 160
系列： ProASIC3L
RAM 位總計： 36864
輸入/輸出數(shù)： 97
門數(shù)： 250000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 144-LBGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁當(dāng)前第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁
ProASIC3L DC and Switching Characteristics
2-30
Revision 13
1.2 V DC Core Voltage
Table 2-32 Summary of I/O Timing Characteristics—Software Default Settings
–1 Speed Grade, Commercial-Case Conditions: TJ = 70°C, Worst Case VCC = 1.14 V,
Worst Case VCCI
Pro I/O Banks
Standard
D
rive
S
tre
ng
th
(mA)
Equiv
.S
o
ft
ware
Default
D
rive
S
tre
ng
th
Op
tio
n
1
Slew
Rate
Ca
p
aci
tiv
e
Lo
ad
(p
F)
Ex
tern
al
Re
sistor
(
)
t DO
U
T
(ns)
t DP
(ns)
t DI
N
(ns)
t PY
(ns)
t PYS
(ns)
t EOUT
(ns)
t ZL
(ns)
t ZH
(ns)
t LZ
(ns)
t HZ
(ns)
t ZL
S
(ns)
t ZH
S
(n
s)
Un
it
s
3.3 V LVTTL /
3.3 V LVCMOS
12 mA 12 mA High 5
– 0.66 1.89 0.04 1.34 1.85 0.43 1.93 1.42 2.51 2.77 3.64 3.13 ns
3.3 V LVCMOS
Wide Range1,2
100 A 12 mA High 5
–
–––––
ns
2.5 V LVCMOS 12 mA 12 mA High 5
– 0.66 1.92 0.04 1.58 1.97 0.43 1.96 1.59 2.58 2.68 3.67 3.30 ns
1.8 V LVCMOS 12 mA 12 mA High 5
– 0.66 2.14 0.04 1.53 2.17 0.43 2.18 1.76 2.86 3.24 3.89 3.47 ns
1.5 V LVCMOS 12 mA 12 mA High 5
– 0.66 2.46 0.04 1.69 2.36 0.43 2.51 2.04 3.03 3.35 4.22 3.75 ns
1.2 V LVCMOS 2 mA 2 mA High 5
– 0.66 4.12 0.04 2.02 2.99 0.43 3.83 3.37 4.06 3.84 5.48 5.02 ns
1.2 V LVCMOS
Wide Range1,3
100 A 2 mA High 5
–
–––––
ns
3.3 V PCI
Per
PCI
spec.
–
High 10 254 0.66 2.15 0.04 2.10 2.84 0.43 2.19 1.53 2.51 2.77 3.90 3.24 ns
3.3 V PCI-X
Per
PCI-X
spec.
–
High 10 254 0.66 2.15 0.04 2.10 2.84 0.43 2.19 1.53 2.51 2.77 3.90 3.24 ns
3.3 V GTL
20 mA6
–
High 10 25 0.66 1.59 0.04 1.80
–
0.43 1.56 1.59
–
3.27 3.30 ns
2.5 V GTL
20 mA6
–
High 10 25 0.66 1.63 0.04 1.75
–
0.43 1.66 1.63
–
3.37 3.34 ns
3.3 V GTL+
35 mA
–
High 10 25 0.66 1.57 0.04 1.80
–
0.43 1.60 1.57
–
3.31 3.29 ns
2.5 V GTL+
33 mA
–
High 10 25 0.66 1.69 0.04 1.75
–
0.43 1.72 1.61
–
3.43 3.32 ns
HSTL (I)
8 mA
–
High 20 25 0.66 2.43 0.04 2.12
–
0.43 2.48 2.41
–
4.19 4.12 ns
HSTL (II)
15 mA6
–
High 20 50 0.66 2.32 0.04 2.12
–
0.43 2.36 2.08
–
4.07 3.79 ns
SSTL2 (I)
15 mA
–
High 30 25 0.66 1.63 0.04 1.61
–
0.43 1.66 1.41
–
1.66 1.41 ns
SSTL2 (II)
18 mA
–
High 30 50 0.66 1.66 0.04 1.61
–
0.43 1.69 1.36
–
1.69 1.36 ns
SSTL3 (I)
14 mA
–
High 30 25 0.66 1.77 0.04 1.54
–
0.43 1.80 1.41
–
1.80 1.41 ns
SSTL3 (II)
21 mA
–
High 30 50 0.66 1.58 0.04 1.54
–
0.43 1.61 1.28
–
1.61 1.28 ns
Notes:
1. The minimum drive strength for any LVCMOS 1.2 V or LVCMOS 3.3 V software configuration when run in wide range is
±100 A. Drive strength displayed in the software is supported for normal range only. For a detailed I/V curve, refer to the
IBIS models.
2. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD8-B specification.
3. All LVCMOS 1.2 V software macros support LVCMOS 1.2 V wide range as specified in the JESD8-12 specification.
4. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on page 2-81 for
connectivity. This resistor is not required during normal operation.
5. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
6. Output drive strength is below JEDEC specification.
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A3P250L-PQ208I 功能描述:IC FPGA 1KB FLASH 250K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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