2-126 Revision 13 1.2 V DC Core Voltage Table 2-203 Register Delays Com" />
參數(shù)資料
型號： A3P250L-FG144I
廠商： Microsemi SoC
文件頁數(shù)： 49/242頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 250K 144-FBGA
標(biāo)準(zhǔn)包裝： 160
系列： ProASIC3L
RAM 位總計： 36864
輸入/輸出數(shù)： 97
門數(shù)： 250000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 144-LBGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
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ProASIC3L DC and Switching Characteristics
2-126
Revision 13
1.2 V DC Core Voltage
Table 2-203 Register Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
–1
Std.
Units
tCLKQ
Clock-to-Q of the Core Register
0.73
0.86
ns
tSUD
Data Setup Time for the Core Register
0.57
0.67
ns
tHD
Data Hold Time for the Core Register
0.00
ns
tSUE
Enable Setup Time for the Core Register
0.61
0.71
ns
tHE
Enable Hold Time for the Core Register
0.00
ns
tCLR2Q
Asynchronous Clear-to-Q of the Core Register
0.53
0.63
ns
tPRE2Q
Asynchronous Preset-to-Q of the Core Register
0.53
0.63
ns
tREMCLR
Asynchronous Clear Removal Time for the Core Register
0.00
ns
tRECCLR
Asynchronous Clear Recovery Time for the Core Register
0.30
0.35
ns
tREMPRE
Asynchronous Preset Removal Time for the Core Register
0.00
ns
tRECPRE
Asynchronous Preset Recovery Time for the Core Register
0.30
0.35
ns
tWCLR
Asynchronous Clear Minimum Pulse Width for the Core Register
0.30
0.34
ns
tWPRE
Asynchronous Preset Minimum Pulse Width for the Core Register
0.30
0.34
ns
tCKMPWH
Clock Minimum Pulse Width High for the Core Register
0.56
0.64
ns
tCKMPWL
Clock Minimum Pulse Width Low for the Core Register
0.56
0.64
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
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A3P250L-FGG144I 功能描述:IC FPGA 1KB FLASH 250K 144-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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