參數(shù)資料
型號： A3P125-QN132II
元件分類： FPGA
英文描述： FPGA, 3072 CLBS, 125000 GATES, 350 MHz, BCC132
封裝： 8 X 8 MM, 0.75 MM HEIGHT, 0.50 MM PITCH, QFN-132
文件頁數(shù)： 33/49頁
文件大?。?/td> 5893K
代理商： A3P125-QN132II
ProASIC3 DC and Switching Characteristics
v1.3
2 - 77
Timing Characteristics
Figure 2-26 Timing Model and Waveforms
PRE
CLR
Out
CLK
Data
EN
tSUE
50%
tSUD
tHD
50%
tCLKQ
0
tHE
tRECPRE
tREMPRE
tRECCLR
tREMCLR
tWCLR
tWPRE
tPRE2Q
tCLR2Q
tCKMPWHtCKMPWL
50%
Table 2-97 Register Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
tCLKQ
Clock-to-Q of the Core Register
0.55 0.63 0.74 0.89
ns
tSUD
Data Setup Time for the Core Register
0.43 0.49 0.57 0.69
ns
tHD
Data Hold Time for the Core Register
0.00 0.00 0.00 0.00
ns
tSUE
Enable Setup Time for the Core Register
0.45 0.52 0.61 0.73
ns
tHE
Enable Hold Time for the Core Register
0.00 0.00 0.00 0.00
ns
tCLR2Q
Asynchronous Clear-to-Q of the Core Register
0.40 0.45 0.53 0.64
ns
tPRE2Q
Asynchronous Preset-to-Q of the Core Register
0.40 0.45 0.53 0.64
ns
tREMCLR
Asynchronous Clear Removal Time for the Core Register
0.00 0.00 0.00 0.00
ns
tRECCLR
Asynchronous Clear Recovery Time for the Core Register
0.22 0.25 0.30 0.36
ns
tREMPRE
Asynchronous Preset Removal Time for the Core Register
0.00 0.00 0.00 0.00
ns
tRECPRE
Asynchronous Preset Recovery Time for the Core Register
0.22 0.25 0.30 0.36
ns
tWCLR
Asynchronous Clear Minimum Pulse Width for the Core Register
0.22 0.25 0.30 0.36
ns
tWPRE
Asynchronous Preset Minimum Pulse Width for the Core Register
0.22 0.25 0.30 0.36
ns
tCKMPWH
Clock Minimum Pulse Width HIGH for the Core Register
0.32 0.37 0.43 0.52
ns
tCKMPWL
Clock Minimum Pulse Width LOW for the Core Register
0.36 0.41 0.48 0.57
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相關PDF資料
PDF描述
A3P125-QNG132II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, BCC132
A3P125-TQ144II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP144
A3P125-TQG144II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP144
A3P125-VQ100II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP100
A3P125-VQG100II FPGA, 3072 CLBS, 125000 GATES, 350 MHz, PQFP100
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參數(shù)描述
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A3P125-TQ144I 功能描述:IC FPGA 1KB FLASH 125K 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14）
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