- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄294786 > A1425A-2VQG100I FPGA, 310 CLBS, 2500 GATES, PQFP100 PDF資料下載
參數(shù)資料
| 型號(hào)： | A1425A-2VQG100I |
| 元件分類(lèi)： | FPGA |
| 英文描述： | FPGA, 310 CLBS, 2500 GATES, PQFP100 |
| 封裝： | 1 MM HEIGHT, VQFP-100 |
| 文件頁(yè)數(shù)： | 39/68頁(yè) |
| 文件大小： | 489K |
| 代理商： | A1425A-2VQG100I |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)當(dāng)前第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)
1-218
A14100A, A14V100A Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Note:
1.
Delays based on 35pF loading.
Dedicated (Hard-Wired) I/O Clock
Network
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
3.3V Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
tIOCKH
Input Low to High
(Pad to I/O Module Input)
2.3
2.6
3.0
3.5
4.5
ns
tIOPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tIOPWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tIOSAPW
Minimum Asynchronous
Pulse Width
2.4
3.3
3.8
4.8
6.5
ns
tIOCKSW
Maximum Skew
0.6
0.7
0.8
0.6
ns
tIOP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fIOMAX
Maximum Frequency
200
150
125
100
75
MHz
Dedicated (Hard-Wired) Array Clock
Network
tHCKH
Input Low to High
(Pad to S-Module Input)
3.7
4.1
4.7
5.5
7.0
ns
tHCKL
Input High to Low
(Pad to S-Module Input)
3.7
4.1
4.7
5.5
7.0
ns
tHPWH
Minimum Pulse Width High
2.4
3.3
3.8
4.8
6.5
ns
tHPWL
Minimum Pulse Width Low
2.4
3.3
3.8
4.8
6.5
ns
tHCKSW
Maximum Skew
0.6
0.7
0.8
0.6
ns
tHP
Minimum Period
5.0
6.8
8.0
10.0
13.4
ns
fHMAX
Maximum Frequency
200
150
125
100
75
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (FO=256)
6.0
6.8
7.7
9.0
11.8
ns
tRCKL
Input High to Low (FO=256)
6.0
6.8
7.7
9.0
11.8
ns
tRPWH
Min. Pulse Width High
(FO=256)
4.1
4.5
5.4
6.1
8.2
ns
tRPWL
Min. Pulse Width Low
(FO=256)
4.1
4.5
5.4
6.1
8.2
ns
tRCKSW
Maximum Skew (FO=128)
1..2
1.4
1.6
1.8
ns
tRP
Minimum Period (FO=256)
8.3
9.3
11.1
12.5
16.7
ns
fRMAX
Maximum Frequency
(FO=256)
120
105
90
80
60
MHz
Clock-to-Clock Skews
tIOHCKSW
I/O Clock to H-Clock Skew
0.0
2.6
0.0
2.7
0.0
2.9
0.0
3.0
0.0
3.0
ns
tIORCKSW
I/O Clock to R-Clock Skew
(FO = 64)
(FO = 350)
0.0
1.7
5.0
0.0
17
5.0
0.0
1.7
5.0
0.0
1.7
5.0
0.0
5.0
ns
tHRCKSW
H-Clock to R-Clock Skew
(FO = 64)
(FO = 350)
0.0
1.3
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
0.0
1.0
3.0
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A1425A-PLG84C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQCC84 |
| A1425A-PLG84I | FPGA, 310 CLBS, 2500 GATES, PQCC84 |
| A1425A-PQG100C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP100 |
| A1425A-PQG100I | FPGA, 310 CLBS, 2500 GATES, PQFP100 |
| A1425A-PQG160C | FPGA, 310 CLBS, 2500 GATES, 125 MHz, PQFP160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A1425A-3PL84C | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PL84I | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ100C | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ100I | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A1425A-3PQ160C | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。