- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4435 > A1020B-PQG100I (Microsemi SoC)IC FPGA 2K GATES 100-PQFP IND PDF資料下載
參數(shù)資料
| 型號： | A1020B-PQG100I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 46/98頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2K GATES 100-PQFP IND |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 系列： | ACT™ 1 |
| LAB/CLB數(shù)： | 547 |
| 輸入/輸出數(shù)： | 69 |
| 門數(shù)： | 2000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-BQFP |
| 供應(yīng)商設(shè)備封裝： | 100-PQFP（14x20） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁當(dāng)前第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁
50
A3 21 00 DX Ti m i n g Ch ar ac te r i st i c s (continued)
(Wor s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
‘–1’ Speed
‘Std’ Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
tINPY
Input Data Pad to Y
1.9
2.6
ns
tINGO
Input Latch Gate-to-Output
4.0
5.3
ns
tINH
Input Latch Hold
0.0
ns
tINSU
Input Latch Setup
0.7
0.9
ns
tILA
Latch Active Pulse Width
6.1
8.1
ns
Input Module Predicted Routing Delays1
tIRD1
FO=1 Routing Delay
2.2
2.9
ns
tIRD2
FO=2 Routing Delay
2.8
3.8
ns
tIRD3
FO=3 Routing Delay
3.5
4.7
ns
tIRD4
FO=4 Routing Delay
3.5
4.7
ns
tIRD8
FO=8 Routing Delay
5.6
7.5
ns
Global Clock Network
tCKH
Input Low to High
FO=32
FO=635
6.5
7.9
8.7
10.6
ns
tCKL
Input High to Low
FO=32
FO=635
6.6
8.8
11.8
ns
tPWH
Minimum Pulse Width High
FO=32
FO=635
4.1
4.6
5.5
6.1
ns
tPWL
Minimum Pulse Width Low
FO=32
FO=635
4.1
4.6
5.5
6.1
ns
tCKSW
Maximum Skew
FO=32
FO=635
1.8
2.4
ns
tSUEXT
Input Latch External Setup
FO=32
FO=635
0.0
ns
tHEXT
Input Latch External Hold
FO=32
FO=635
3.0
3.8
4.0
5.1
ns
tP
Minimum Period (1/fmax)
FO=32
FO=635
7.1
7.9
9.5
10.5
ns
fHMAX
Maximum Datapath Frequency
FO=32
FO=635
140
126
105
95
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
based on actual routing delay measurements performed on the device prior to shipment. Optimization techniques may further reduce
delays by 0 to 4 ns.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K100EQC240-2X | IC APEX 20KE FPGA 100K 240-PQFP |
| HMC49DREI-S13 | CONN EDGECARD 98POS .100 EXTEND |
| A54SX32A-2TQG176I | IC FPGA SX 48K GATES 176-TQFP |
| A54SX32A-2TQ176I | IC FPGA SX 48K GATES 176-TQFP |
| ACC49DRTS-S13 | CONN EDGECARD 98POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A1020BSB1 | 制造商:DBLECTRO 制造商全稱:DB Lectro Inc 功能描述:EDGE CARD IDC TYPE (REINFORCED TYPE) |
| A1020BSB2 | 制造商:DBLECTRO 制造商全稱:DB Lectro Inc 功能描述:EDGE CARD IDC TYPE (REINFORCED TYPE) |
| A1020BSD1 | 制造商:DBLECTRO 制造商全稱:DB Lectro Inc 功能描述:EDGE CARD IDC TYPE (REINFORCED TYPE) |
| A1020BSD2 | 制造商:DBLECTRO 制造商全稱:DB Lectro Inc 功能描述:EDGE CARD IDC TYPE (REINFORCED TYPE) |
| A1020B-STDCQ84B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。