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參數(shù)資料
| 型號： | 9S12C128DGV1 |
| 英文描述： | MC9S12C Family Device User Guide |
| 中文描述： | MC9S12C家庭設(shè)備用戶指南 |
| 文件頁數(shù)： | 113/136頁 |
| 文件大小： | 2190K |
| 代理商： | 9S12C128DGV1 |
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113
And finally the frequency relationship is defined as
With the above values the resistance can be calculated. The example is shown for a loop bandwidth
f
C
=10kHz:
2
π
n f
C
K
Φ
The capacitance C
s
can now be calculated as:
The capacitance C
p
should be chosen in the range of:
B.6.3.2 Jitter Information
The basic functionality of the PLL is shown in
Figure B-3
. With each transition of the clock f
cmp
, the
deviation from the reference clock f
ref
is measured and input voltage to the VCO is adjusted
accordingly.The adjustment is done continuously with no abrupt changes in the clock output frequency.
Noise,voltage,temperatureandotherfactorscauseslightvariationsinthecontrolloopresultinginaclock
jitter. This jitter affects the real minimum and maximum clock periods as illustrated in
Figure B-4
.
n
f
VCO
f
ref
-------------
2
synr
1
+
(
)
=
=
= 50
R
----------------------------
=
= 2*
π
*50*10kHz/(316.7Hz/
)
=9.9k
=~10k
C
s
2
ζ
2
π
f
C
R
---------------------
0.516
f
C
R
--------------
ζ
0.9
=
(
)
;
≈
=
= 5.19nF =~ 4.7nF
C
s
20
C
p
C
s
10
≤
≤
C
p
= 470pF
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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